[go: up one dir, main page]

CN102903687B - 芯片密封环结构 - Google Patents

芯片密封环结构 Download PDF

Info

Publication number
CN102903687B
CN102903687B CN201210262670.1A CN201210262670A CN102903687B CN 102903687 B CN102903687 B CN 102903687B CN 201210262670 A CN201210262670 A CN 201210262670A CN 102903687 B CN102903687 B CN 102903687B
Authority
CN
China
Prior art keywords
pattern
metal layer
seal ring
layer pattern
redistribution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210262670.1A
Other languages
English (en)
Other versions
CN102903687A (zh
Inventor
张添昌
黄裕华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN102903687A publication Critical patent/CN102903687A/zh
Application granted granted Critical
Publication of CN102903687B publication Critical patent/CN102903687B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种芯片密封环结构。上述芯片密封环结构包括内密封环部分，围绕集成电路区；外密封环部分，被切割道围绕且围绕内密封环部分，其中外密封环部分具有第一宽度的外部顶层金属层图案，且外部顶层金属层图案延伸至内密封环部分上方，且连接至内密封环部分的内部顶层下一层金属层图案；第一重布线图案，位于外部顶层金属层图案上，具有窄于第一宽度的第二宽度；第二重布线图案，位于第一重布线图案上；重布线保护层，覆盖第二重布线图案和内密封环部分，其中重布线保护层与切割道以第一距离隔开。本发明提供的密封环结构，能够在芯片切割工艺期间，提供良好的破裂阻挡功能。

Description

芯片密封环结构
技术领域
本发明有关于一种芯片密封环结构，特别有关于具有破裂阻挡功能且不需附加金属层于上的一种芯片密封环结构。
背景技术
芯片密封环通常形成于晶圆的每一个芯片的切割道(scribeline)和集成电路的周围区域(peripheryregion)之间，而芯片密封环由介电层和金属层交错堆栈构成，且上述金属层利用穿过上述介电层的介层孔做内部互连。当沿着切割道进行晶圆切割工艺时，芯片密封环可以阻挡由上述晶圆切割工艺造成从切割道至集成电路的不想要的应力破裂。并且，芯片密封环可以阻挡水气渗透或例如含酸物、含碱物或污染源的扩散的化学损害。在现今的半导体技术中，研发双重芯片密封环来解决更严重的破裂问题。然而，传统芯片密封环的最顶层会因为半导体组件的尺寸微缩和消费者产品的小尺寸及多功能的要求而使其破裂阻挡功能不佳。
因此，在此技术领域中，有需要一种破裂阻挡功能良好的芯片密封环结构。
发明内容
为了解决现有技术中芯片密封环的破裂阻挡功能不佳的问题，本发明提供一种新的芯片密封环结构。
本发明的一实施方式提供一种芯片密封环结构，上述芯片密封环结构包括内密封环部分，围绕集成电路区；外密封环部分，被切割道围绕，且围绕上述内密封环部分，其中上述外密封环部分具有外部顶层金属层图案，上述外部顶层金属层图案具有第一宽度，且外部顶层金属层图案延伸至内密封环部分上方，且连接至内密封环部分的内部顶层下一层金，属层图案；第一重布线图案，位于上述外部顶层金属层图案上，具有窄于上述第一宽度的第二宽度；第二重布线图案，位于上述第一重布线图案上；重布线保护层，覆盖第二重布线图案和内密封环部分，其中重布线保护层与切割道以第一距离隔开。
本发明的另一实施方式提供一种芯片密封环结构，芯片密封环结构包括内密封环部分，围绕集成电路区；外密封环部分，被切割道围绕，且围绕内密封环部分，其中外密封环部分具有外部顶层金属层图案，且外部顶层金属层图案延伸至内密封环部分上方，且连接至内密封环部分的内部顶层下一层金属层图案；第一重布线图案，位于外部顶层金属层图案上；第二重布线图案，位于第一重布线图案上，其中外部顶层金属层图案、第一重布线图案和第二重布线图案与内密封环部分和外密封环部分两者重叠；重布线保护层，覆盖第二重布线图案和内密封环部分，其中外部顶层金属层图案、第一重布线图案和第二重布线图案与重布线保护层皆与切割道隔开。
本发明提供的密封环结构，能够在芯片切割工艺期间，提供良好的破裂阻挡功能。
附图说明
图1为本发明的实施方式的芯片密封环结构的剖面图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来称呼特定的组件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接到第二装置。
图1为本发明的实施方式的芯片密封环结构500的剖面图。如图1所示，芯片密封环结构500位于半导体基板100的集成电路区502和切割道504之间。上述芯片密封环结构500包括内密封环部分200和外密封环部分202。内密封环部分200围绕集成电路区502，且密封环部分202围绕上述内密封环部分200。并且，外密封环部分202被切割道504围绕。在本实施方式中，半导体基板100可为p型半导体基板。内密封环部分200和外密封环部分202分别具有位于半导体基板100顶部的p型重掺杂区(p+diffusionregion)206。内密封环部分200和外密封环部分202两者皆包括多个垂直堆栈的介电层208、308、310、312、314和316。上述介电层208、308、310、312、314和316分别被从下而上的金属层图案M1、M2、M3、M4、M5、M6覆盖。上述金属层图案M1、M2、M3、M4、M5、M6设计为闭路(close-loop)图案。而上述金属层图案的数量由客户对集成电路区502的设计而定义，然其并非用以限定本发明范围。在内密封环部分200中，金属层图案M1利用穿过位于金属层图案M1和p型重掺杂区206之间的介电层208的介层孔插塞210耦接至p型重掺杂区206。金属层图案M2利用穿过位于金属层图案M1和金属层图案M2之间的介电层308的介层孔插塞212耦接至金属层图案M1。金属层图案M3利用穿过位于金属层图案M2和金属层图案M3之间的介电层310的介层孔插塞214耦接至金属层图案M2。金属层图案M4利用穿过位于金属层图案M3和金属层图案M4之间的介电层312的介层孔插塞216耦接至金属层图案M3。金属层图案M5利用穿过位于金属层图案M4和金属层图案M5之间的介电层314的介层孔插塞218耦接至金属层图案M4。金属层图案M6利用穿过位于金属层图案M5和金属层图案M6之间的介电层316的介层孔插塞220耦接至金属层图案M5。金属层图案M6也可视为顶层金属层图案(topmetallayerpattern)M6。金属层图案M5也可视为顶层下一层金属层图案(next-to-topmetallayerpattern)M5，其余类推。注意内密封环部分200和外密封环部分202除了顶层金属层图案M6之外具有相似的结构。内密封环部分200的金属层图案M1、M2、M3、M4、M5分别与外密封环部分202的金属层图案M1、M2、M3、M4、M5以距离S1隔开。并且，外密封环部分202的顶层金属层图案M6设计成往内密封环部分200位移，突出穿过于内密封环部分200和外密封环部分202之间的空隙S1。意即外密封环部分202的顶层金属层图案M6延伸于内密封环部分200的上方，且利用介层孔插塞220连接至内密封环部分200的顶层下一层金属层图案M5。外密封环部分202的顶层金属层图案M6与切割道504以距离d3隔开。内密封环部分200的顶层金属层图案M6具有宽度W1，宽度W1设计成窄于外密封环部分202的顶层金属层图案M6的宽度W2。并且，距离S1大于外密封环部分202的顶层金属层图案M6与内密封环部分200的顶层金属层图案M6之间的距离S2。
形成保护层226，覆盖内部顶层金属层图案和外部顶层金属层图案。可利用沉积和光刻工艺，形成穿过保护层226的第一重布线图案224。如图1所示，第一重布线图案224形成于外密封环部分202的顶层金属层图案M6上。在本实施方式中，第一重布线图案224也可视为终端介层孔重布线层图案(TMVRDLpattern)224。利用电镀工艺，于第一重布线图案224上形成第二重布线图案228。在本实施方式中，第二重布线图案228也可视为铝重布线层图案(AlRDLpattern)228。在本实施方式中，利用图案化相同的铝(Al)层的方式来形成第二重布线图案228和接合垫(图未显示)。铝重布线层图案228利用终端介层孔重布线层图案224电性连接至外密封环部分202的顶层金属层图案M6。在本发明的实施方式中，终端介层孔重布线层图案224的宽度W3小于外密封环部分202的顶层金属层图案M6的宽度W2，但大于内密封环部分200的顶层金属层图案M6的宽度W1。本发明的实施方式中，铝重布线层图案228宽度W4等于外密封环部分202的顶层金属层图案M6的宽度W2。并且，终端介层孔重布线层图案224设置位于外密封环部分202的顶层金属层图案M6的中间。因此，终端介层孔重布线层图案224的边缘凹陷于与其相邻的外密封环部分202的顶层金属层图案M6的边缘。意即终端介层孔重布线层图案224的边缘与相邻的外密封环部分202的顶层金属层图案M6的边缘相距距离d2。在本发明的实施方式中，接近于切割道504的铝重布线层图案228的边缘232对齐接近于切割道504的外密封环部分202的顶层金属层图案M6的边缘。意即外密封环部分202的顶层金属层图案M6与铝重布线层图案228完全重叠。另外，铝重布线层图案228与切割道504以距离d4隔开，而距离d3与距离d4相同。并且终端介层孔重布线层图案224与切割道504以距离d5隔开，而距离d5大于距离d3与距离d4。
请再参考图1，形成重布线保护层230，覆盖铝重布线层图案228和内密封环部分200。注意重布线保护层230也会包围铝重布线层图案228的边缘232。保护层226和重布线保护层230皆与内密封环部分200和外密封环部分202两者重叠。如图1所示，外密封环部分202的顶层金属层图案M6、终端介层孔重布线层图案224、铝重布线层图案228和重布线保护层230皆设计与切割道504隔开，因而允许设置用以将重布线保护层230与切割道504隔开的空隙234。在本发明的实施方式中，空隙234具有宽度d1(也可视为保护层230与切割道504之间的距离d1)，且保护层226的部分从空隙234暴露出来。在本发明的实施方式中，宽度d1设计小于切割道504和外密封环部分202的顶层金属层图案M6之间的距离d3，小于切割道504和铝重布线层图案228之间的距离d4且小于切割道504和终端介层孔重布线层图案224之间的距离d5。进行上述工艺之后，完成本发明的实施方式的芯片密封环结构500。
本发明的实施方式的芯片密封环结构500具有下述优点。外密封环部分202的顶层金属层图案M6、终端介层孔重布线层图案224、铝重布线层图案228和重布线保护层230皆设计成朝内密封环部分200位移，因而允许设置用以将重布线保护层230与切割道504隔开的空隙234且不会暴露出任何的金属层。在芯片切割工艺期间，空隙234可对芯片密封环结构500提供破裂阻挡功能。在使用酸性溶液进行的后续接合垫清洁工艺期间，上述具有空隙234的芯片密封环结构500可避免上述酸性溶液攻击金属图案(包括内密封环部分和外密封环部分的重布线层图案和金属层图案)。另外，如果接合垫清洁工艺期间发生过蚀刻(over-etching)情形时，空隙234的设计可以提供足够的蚀刻安全范围(空隙234底部和其下的外密封环部分202的金属层图案M5之间足够大的距离d6)。
本领域中技术人员应能理解，在不脱离本发明的精神和范围的情况下，可对本发明做许多更动与改变。因此，上述本发明的范围具体应以后附的权利要求界定的范围为准。

Claims (22)

1.一种芯片密封环结构，包括：
内密封环部分，围绕集成电路区；
外密封环部分，被切割道围绕，且所述外密封环部分围绕所述内密封环部分，其中所述外密封环部分具有外部顶层金属层图案，所述外部顶层金属层图案具有第一宽度并连接至所述外密封环部分的内部顶层下一层金属层图案，且所述外部顶层金属层图案延伸至所述内密封环部分上方，且连接至所述内密封环部分的内部顶层下一层金属层图案，其中所述内密封环部分的内部顶层下一层金属层图案与所述外密封环部分的内部顶层下一层金属层图案隔开；
第一重布线图案，位于所述外部顶层金属层图案上，具有窄于所述第一宽度的第二宽度；
第二重布线图案，位于所述第一重布线图案上；以及
重布线保护层，覆盖所述第二重布线图案和所述内密封环部分，其中所述重布线保护层与所述切割道以第一距离隔开。
2.如权利要求1所述的芯片密封环结构，其特征在于，所述第二重布线图案具有与所述第一宽度相同的第三宽度。
3.如权利要求1所述的芯片密封环结构，其特征在于，所述内密封环部分具有内部顶层金属层图案，所述内部顶层金属层图案具有窄于所述第一宽度的第四宽度。
4.如权利要求3所述的芯片密封环结构，其特征在于，更包括保护层，覆盖所述内部顶层金属层图案和所述外部顶层金属层图案，其中所述第一重布线图案穿过于所述保护层形成。
5.如权利要求1所述的芯片密封环结构，其特征在于，所述第一重布线图案的边缘和相邻的所述外部顶层金属层图案的边缘以第二距离隔开。
6.如权利要求1所述的芯片密封环结构，其特征在于，所述外部顶层金属层图案和所述切割道以第三距离隔开。
7.如权利要求6所述的芯片密封环结构，其特征在于，所述第一距离小于该第三距离。
8.如权利要求1所述的芯片密封环结构，其特征在于，相邻于所述切割道的所述第二重布线图案的边缘对齐相邻于所述切割道的所述外部顶层金属层图案的边缘。
9.如权利要求4所述的芯片密封环结构，其特征在于，所述保护层的一部分从所述重布线保护层暴露出来。
10.如权利要求1所述的芯片密封环结构，其特征在于，所述第一重布线图案和所述第二重布线图案与所述内密封环部分和所述外密封环部分两者重叠。
11.如权利要求3所述的芯片密封环结构，其特征在于，所述外部顶层金属层图案和所述内部顶层金属层图案位于相同层别，且所述外部顶层金属层图案和所述内部顶层金属层图案以第四距离隔开。
12.如权利要求11所述的芯片密封环结构，其特征在于，所述外密封环部分具有外部顶层下一层金属层图案，其与所述内部顶层下一层金属层图案以第五距离隔开，其中所述第五距离比所述第四距离大。
13.一种芯片密封环结构，包括：
内密封环部分，围绕集成电路区；
外密封环部分，被切割道围绕，且所述外密封环部分围绕所述内密封环部分，其中所述外密封环部分具有外部顶层金属层图案并连接至所述外密封环部分的内部顶层下一层金属层图案，且所述外部顶层金属层图案延伸至所述内密封环部分上方，且连接至所述内密封环部分的内部顶层下一层金属层图案，其中所述内密封环部分的内部顶层下一层金属层图案与所述外密封环部分的内部顶层下一层金属层图案隔开；
第一重布线图案，位于所述外部顶层金属层图案上；
第二重布线图案，位于所述第一重布线图案上，其中所述外部顶层金属层图案、所述第一重布线图案和所述第二重布线图案与所述内密封环部分和所述外密封环部分两者重叠；以及
重布线保护层，覆盖所述第二重布线图案和所述内密封环部分，其中所述外部顶层金属层图案、所述第一重布线图案和所述第二重布线图案与所述重布线保护层皆与所述切割道隔开。
14.如权利要求13所述的芯片密封环结构，其特征在于，所述外部顶层金属层图案与所述第二重布线图案完全重叠。
15.如权利要求13所述的芯片密封环结构，其特征在于，所述第一重布线图案的宽度窄于所述外部顶层金属层图案的宽度，且所述第一重布线图案的宽度窄于所述第二重布线图案的宽度。
16.如权利要求13所述的芯片密封环结构，其特征在于，所述第二重布线图案完全覆盖所述第一重布线图案。
17.如权利要求13所述的芯片密封环结构，其特征在于，所述重布线保护层与所述切割道以空隙隔开，所述空隙具有宽度，且所述宽度小于所述外部顶层金属层图案与所述切割道之间的第一距离。
18.如权利要求17所述的芯片密封环结构，其特征在于，所述外部顶层金属层图案与所述切割道之间的第二距离小于所述第一距离。
19.如权利要求17所述的芯片密封环结构，其特征在于，所述第二重布线图案与所述切割道以第三距离隔开，其中所述第三距离与所述第一距离相同。
20.如权利要求13所述的芯片密封环结构，其特征在于，所述外部顶层金属层图案与所述第二重布线图案具有相同的宽度。
21.如权利要求13所述的芯片密封环结构，其特征在于，所述内密封环部分具有内部顶层金属层图案，且所述内部顶层金属层图案的宽度窄于所述外部顶层金属层图案的宽度。
22.如权利要求19所述的芯片密封环结构，其特征在于，更包括保护层，覆盖所述内部顶层金属层图案和所述外部顶层金属层图案，其中所述第一重布线图案穿过于所述保护层形成。
CN201210262670.1A 2011-07-29 2012-07-26 芯片密封环结构 Active CN102903687B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201161513117P 2011-07-29 2011-07-29
US61/513,117 2011-07-29
US13/477,746 2012-05-22
US13/477,746 US8587090B2 (en) 2011-07-29 2012-05-22 Die seal ring structure

Publications (2)

Publication Number Publication Date
CN102903687A CN102903687A (zh) 2013-01-30
CN102903687B true CN102903687B (zh) 2016-01-20

Family

ID=47596602

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210262670.1A Active CN102903687B (zh) 2011-07-29 2012-07-26 芯片密封环结构

Country Status (3)

Country Link
US (1) US8587090B2 (zh)
CN (1) CN102903687B (zh)
TW (1) TWI467709B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594454B (zh) * 2013-11-13 2016-06-01 上海华力微电子有限公司 用于预防封装时测试结构短路的保护环结构
CN104701271A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10580710B2 (en) 2017-08-31 2020-03-03 Micron Technology, Inc. Semiconductor device with a protection mechanism and associated systems, devices, and methods
US10475771B2 (en) * 2018-01-24 2019-11-12 Micron Technology, Inc. Semiconductor device with an electrically-coupled protection mechanism and associated systems, devices, and methods
CN110931434B (zh) * 2018-09-20 2025-02-07 长鑫存储技术有限公司 芯片密封环结构及其制备方法、半导体芯片及其制备方法
CN110571206B (zh) * 2019-09-12 2022-05-27 芯盟科技有限公司 半导体结构及其形成方法和芯片的形成方法
CN110571205B (zh) * 2019-09-12 2021-12-07 芯盟科技有限公司 半导体结构及其形成方法
US20230036280A1 (en) * 2021-07-29 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Seal Ring Structure and Method of Fabricating the Same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831330A (en) * 1996-06-28 1998-11-03 Winbond Electronics Corp. Die seal structure for a semiconductor integrated circuit
CN1734764A (zh) * 2004-07-15 2006-02-15 台湾积体电路制造股份有限公司 具有预防裂痕的环状结构的半导体装置及其制造方法
CN101000909A (zh) * 2006-01-12 2007-07-18 台湾积体电路制造股份有限公司 半导体组件、封环结构及其形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4088120B2 (ja) * 2002-08-12 2008-05-21 株式会社ルネサステクノロジ 半導体装置
CN1617312A (zh) * 2003-11-10 2005-05-18 松下电器产业株式会社 半导体器件及其制造方法
JP4699172B2 (ja) * 2005-10-25 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
US8643147B2 (en) 2007-11-01 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with improved cracking protection and reduced problems
US8334582B2 (en) 2008-06-26 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Protective seal ring for preventing die-saw induced stress
US8022509B2 (en) * 2008-11-28 2011-09-20 United Microelectronics Corp. Crack stopping structure and method for fabricating the same
US8039367B2 (en) * 2009-05-13 2011-10-18 United Microelectronics Corp. Scribe line structure and method for dicing a wafer
US9117831B2 (en) * 2011-01-11 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure for integrated circuit chips
US8810001B2 (en) * 2011-06-13 2014-08-19 Mediatek Inc. Seal ring structure with capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831330A (en) * 1996-06-28 1998-11-03 Winbond Electronics Corp. Die seal structure for a semiconductor integrated circuit
CN1734764A (zh) * 2004-07-15 2006-02-15 台湾积体电路制造股份有限公司 具有预防裂痕的环状结构的半导体装置及其制造方法
CN101000909A (zh) * 2006-01-12 2007-07-18 台湾积体电路制造股份有限公司 半导体组件、封环结构及其形成方法

Also Published As

Publication number Publication date
CN102903687A (zh) 2013-01-30
TW201306192A (zh) 2013-02-01
US20130026718A1 (en) 2013-01-31
TWI467709B (zh) 2015-01-01
US8587090B2 (en) 2013-11-19

Similar Documents

Publication Publication Date Title
CN102903687B (zh) 芯片密封环结构
CN100495705C (zh) 半导体组件、封环结构及其形成方法
CN101290912B (zh) 半导体装置及其制造方法
JP4689244B2 (ja) 半導体装置
CN102593076B (zh) 半导体装置
US10553508B2 (en) Semiconductor manufacturing using disposable test circuitry within scribe lanes
CN104009024A (zh) 半导体器件及半导体晶片
US8039367B2 (en) Scribe line structure and method for dicing a wafer
KR102533937B1 (ko) 프론트 엔드 오브 라인(feol) 반도체-온-기판 관통 비아(tsv)
US9431355B2 (en) Semiconductor structure and method for forming the same
US8994148B2 (en) Device bond pads over process control monitor structures in a semiconductor die
CN108155155B (zh) 半导体结构及其形成方法
CN106129002A (zh) 止裂阻挡层及其制造方法
US20200126930A1 (en) Semiconductor device and method for fabricating the same
US9601354B2 (en) Semiconductor manufacturing for forming bond pads and seal rings
US9437556B2 (en) Semiconductor device
CN102881661A (zh) 在角应力消除区域上方具有探针焊盘的半导体芯片
JP5685060B2 (ja) 半導体装置
CN113725167A (zh) 集成电路元件及其制作方法
JP5726989B2 (ja) 半導体装置
CN110931435B (zh) 芯片密封环结构及其制备方法、半导体芯片及其制备方法
JP2006005213A (ja) 半導体装置の製造方法及び半導体装置
JP2016174089A (ja) 半導体装置
JP2014132676A (ja) 半導体装置
JP2010199185A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant