CN102882479B - 功率合成型功率放大器 - Google Patents

Abstract

一种增强型WILKINSON功率合成器及其应用属于功率放大器领域，其特征在于，该增强型WILKINSON功率合成器由功率合成部分和阻抗转换部分组成。该功率放大器由驱动放大器模块，两路功率可配置子功率放大器，增强型WILKINSON功率合成器组成。驱动放大器对子功率放大器进行驱动，子功率放大器对信号进行功率放大，增强型WILKINSON功率合成器将子功率放大器的输出功率进行合成并输出。子功率放大器的输出功率可以通过开关进行配置。增强型WILKINSON功率合成器与传统WILKINSON结构相比面积和损耗缩小，同时保持了传统结构的端口匹配和隔离等特性。该发明中的电路能够较小功率合成器的面积，提高合成效率，从而提高功率放大器的输出功率。<!--1-->

Description

功率合成型功率放大器

技术领域

本发明属于射频电路领域的功率合成器及其在功率放大器上的一种应用。

背景技术

随着CMOS集成电路工艺的进步，晶体管的栅氧厚度随着特征尺寸进一步下降，电源电压也进一步下降，例如对于65nm的工艺，电源电压一般为1V。在这样的电源电压下，功率放大器成为了CMOS集成电路设计的一个难点，受限于晶体管低的击穿电压以及高的衬底损耗，采用一般的设计方法较难得到高的输出功率。

为了提高所能够达到的输出功率，功率合成技术被引入到CMOS功率放大器的设计。功率合成技术通过将多路子功率放大器的输出功率通过功率合成器相加在一起，从而在不增大每个晶体管击穿风险的情况下得到较大的总输出功率。功率合成器为其中的一个关键模块，其损耗决定了采用此技术所能够得到的受益。在现有的研究中，主要存在基于变压器以及基于WILKINSON功率合成器的两种功率合成方法。在理论上，WILKINSON可以实现无损的功率合成。在匹配负载的情况下，WILKINSON功率合成器的输入端口之间相互隔离，这样一路子功率放大器的不匹配不会影响其他路子功率放大器。因此基于WILKINSON功率合成器的方法相比于基于变压器的方法具有端口阻抗匹配以及易于设计等优点。但是由于在传统的WILKINSON功率合成器中，需要用到两条1/4波长的传输线，在集成电路设计中，这样的两条传输线一方面会消耗大量的芯片面积，另一方面长传输线带来的损耗也会降低功率合成器的合成效率。

本发明的目的在于提出了一种增强型WILKINSON功率合成器及其在功率放大器电路上的一种应用，在该功率合成方法中，传统WILKINSON功率合成器的两条1/4波长传输线可以大大缩短，同时通过在该结构中引入电容保持了WILKINSON功率合成器端口匹配以及隔离的特性，这样可以大大的减小所消耗的芯片面积。因为传输线长度减小，其引入的损耗也减小，因此合成效率得到提高。

发明内容

本发明的目的在于提出了一种基于增强型WILKINSON功率合成器的功率合成型功率放大器。

一种功率合成型功率放大器，其特征在于，由驱动放大器模块、两路功率可配置子功率放大器模块以及增强型WILKINSON功率合成器模块依次串联而成，其中：

增强型WILKINSON功率合成器，用于合成两路可配置子功率放大器模块的输出功率，包括：功率合成部分以及阻抗转换部分，其中：

功率合成部分，含有：电阻R1，电容C1，第一传输线TL1以及第二传输线TL2，所述电阻R1和电容C1相并联后连接到所述功率合成器的两个输入端P1和P2，所述第一传输线TL1和第二传输线TL2的一端分别连接到功率合成器的两个输入端P1和P2，所述第一传输线TL1和第二传输线TL2的另一端连接在一起，记为节点X，节点X连接到阻抗转换部分的第三传输线TL3的一端，所述第一传输线TL1和第二传输线TL2的特征阻抗均等于输入信号源的内阻Z₀，所述电阻R1的阻值为2Z₀，

阻抗转换部分，由第三传输线TL3和电容C2构成，所述第三传输线TL3一端接在第一传输线TL1和第二传输线TL2相连的节点X上，另一端接在所述功率合成器的输出端口P3上，所述电容C2一端接地，另一端接在所述功率合成器的输出端口P3上，所述第三传输线TL3的特征阻抗等于输入信号源的内阻Z₀，

功率可配置子功率放大器模块含有：输入匹配网络、NMOS晶体管M1、中间级匹配网络、NMOS晶体管M2和NMOS晶体管M3以及输出匹配网络，其中：

输入匹配网络，由电容C3，三段传输线TL4、TL5和TL6，电阻R2以及电容C4组成，其中：所述电容C3、传输线TL4、传输线TL5依次串接后接到NMOS晶体管M1的栅极，所述电容C3的一端接所述驱动放大器输出端，所述传输线TL4和传输线TL5的连接点依次串接传输线TL6和电容C4后接地，所述传输线TL3和电容C4的连接点经电阻R2后接偏置电压VB端，

NMOS晶体管M1，源级接地，

中间级匹配网络，由三段传输线TL7、TL8和TL9，电容C5，电容C6，电容C7，电阻R3以及电阻R4组成，其中：NMOS晶体管M1的漏极依次串接传输线TL7和传输线TL8后，再分为两路，一路串接电容C6后接到NMOS晶体管M2的栅极，另一路串接电容C7后接到NMOS晶体管M3的栅极，所述传输线TL7和传输线TL8的连接点与电源VDD节点之间串接传输线TL9，电源VDD对地之间连接滤波电容C5，所述NMOS晶体管M2的栅极经电阻R3后接偏置电压VB端，所述NMOS晶体管M3的栅极经电阻R4后接偏置电压VB端，

NMOS晶体管M2和NMOS晶体管M3，源端共地，

输出匹配网络，由三段传输线TL10、TL11和TL12，电容C8和电容C9组成，其中：NMOS晶体管M2和NMOS晶体管M3的漏端相连后再依次串接所述传输线TL10、传输线TL11和电容C9后接到所述功率可配置子功率放大器模块的输出端OUT，所述传输线TL10和传输线TL11的连接点与电源VDD之间串接传输线TL12，所述电源VDD对地之间接滤波电容C8，

驱动放大器含有：输入匹配网络、NMOS晶体管M4以及输出匹配网络，其中：

输入匹配网络，由电容C10，三段传输线TL13、TL14和TL15，电阻R5以及电容C11组成，其中：输入端IN依次接所述电容C10、传输线TL13、传输线TL14后接到NMOS晶体管M4的栅极，所述传输线TL13和传输线TL14的连接点依次串接传输线TL15和电容C11后接地，所述传输线TL15和电容C11的连接点经电阻R5后接偏置电压VB端，

NMOS晶体管M4，源端接地，

输出匹配网络，由三段传输线TL16、TL17和TL18，电容C12组成，其中：NMOS晶体管M4的漏极依次串接传输线TL16、传输线TL17后接所述驱动放大器的输出端，所述传输线TL16和传输线TL17的连接点与电源VDD之间串接传输线TL18，所述电源VDD对地之间接滤波电容C12。

附图说明

图1是增强型WILKINSON功率合成器的结构图。

图2是基于增强型WILKINSON功率合成的功率放大器的结构图。

图3是本发明中子功率放大器的电路图。

图4是本发明中驱动放大器的电路图。

图5是上述功率合成器采用对称画法的结构图。

图6是增强型WILKINSON功率合成器偶模等效半电路。

图7是增强型WILKINSON功率合成器奇模等效半电路。

具体实施方式

本发明为一种增强型WILKINSON功率合成器及其在功率放大器电路上的一种应用。该增强型WILKINSON功率合成器，由功率合成部分和阻抗转换部分组成。该功率合成型功率放大器，由驱动放大器模块，两路功率可配置子功率放大器，增强型WILKINSON功率合成器模块组成。各模块连接方式如图2所示，驱动放大器模块将输入信号进行放大，同时对两路的子功率放大器进行驱动；子功率放大器将前一级驱动放大器的输出信号进行功率放大，然后输出给增强型WILKINSON功率合成器；增强型WILKINSON功率合成器将前一级的子功率放大器的输出功率进行合成并输出。

本发明中的增强型WILKINSON功率合成器对传统WILKINSON功率合成器进行改进，能够使得传统结构中两条1/4波长的传输线的长度大大的减小，同时保持了传统结构的端口匹配和隔离等特性。如图1，该功率合成器由电阻R1，电容C1、C2，传输线TL1、TL2和TL3，此三条传输线的特征阻抗均等于输入信号源的内阻Z₀。其中R1和C1并行接在A和B两点之间，R1的值为2Z₀，TL1接在A和X点之间，TL2接在B和X之间，TL3接在X和C之间，C2接在C和地线之间。TL3以及C2用于将输出负载Z_L转换到Z₀/2，一般情况下Z_L与Z₀相等。TL1、TL2、R1以及C1用于功率合成以及保持端口匹配和隔离。

此功率合成器的功率合成以及端口特性可结合图5、图6以及图7进行详细解释。当输出负载为Z_L时，图1中的传输线TL3以及C2对输出负载进行阻抗变换，使得从X点向右看过去的阻抗为Z₀/2。在集成电路实现中，C2可以利用芯片上的输出焊盘的寄生电容实现，不需要消耗额外的面积。在此种匹配情况下，图1中的传输线TL1和TL2，电阻R1和电容C1可以重新画为图5中的对称形式，接在电压源的输出上的电阻为电压源的内阻。

功率合成器的两个输入信号可以分解为两部分，其中一部分两个输入端口输入的信号相同，为偶模输入，另一部分两个输入端口输入的信号相反，为差模输入。

在偶模输入的情况下，由于对称性，上下两个支路中流过的电流完全相等，A点和B点的电压完全相同，因此A和B两点之间的电容和电阻中没有电流流过，可以对称轴处开路，得到图6所示的偶模等效半电路。在该等效电路中，从电压源内阻朝右看到的是一个特征阻抗为Z₀的传输线与一个Z₀的阻抗串联，因此在偶模的情况下，输入端口是匹配的。

在奇模输入的情况下，由于对称性，在上下两个支路之间对称轴的位置电压始终保持为0，可以将其接地，得到图7中的奇模等效半电路。在该等效电路中，从电压源内阻朝右看到的输入阻抗如下式：

$Z_{\mathrm{in}}=Z_o//\frac{1}{2j{\mathrm{\&omega;}}_{o}C}//\left(j{Z}_0\tan \mathrm{\&beta;l}\right)$

其中，ω₀为功率合成器中心工作频率，l为传输线TL1和传输线TL2的长度，β为传输线TL1和传输线TL2的传播常数，当电容C1的容值C和传输线的长度满足如下关系时：

$\frac{1}{2{\mathrm{\&omega;}}_{o}C}=Z_0\tan \mathrm{\&beta;l}$

从电压源内阻朝右看到的输入阻抗等于Z₀，此时在奇模输入的情况下，输入端口也是匹配的。基于上面的分析可知，当电容值和传输线的长度满足上述时，奇模偶模均能够保证匹配，这样就意味着功率合成器的两个输入端口之间保持隔离。

更进一步的分析，对于图1中的增强型WILKINSON功率合成器，在不考虑传输线的损耗的情况以及TL3和C2将输出负载转换到Z₀/2的情况下下，整个三端口网络功率合成器的S参数可以表示为如下的表达式：

$S=\left[\begin{array}{ccc}0& \frac{e^{-\mathrm{j\&beta;l}}}{\sqrt{2}}& \frac{e^{-\mathrm{j\&beta;l}}}{\sqrt{2}}\\ \frac{e^{-\mathrm{j\&beta;l}}}{\sqrt{2}}& \frac{1}{2}\frac{2Z_0{\mathrm{\&omega;}}_{0}C\tan \mathrm{\&beta;l}-1}{1-2Z_0{\mathrm{\&omega;}}_{0}C\tan \mathrm{\&beta;l}+2j\tan \mathrm{\&beta;l}}& -\frac{1}{2}\frac{2Z_0{\mathrm{\&omega;}}_{0}C\tan \mathrm{\&beta;l}-1}{1-2Z_0{\mathrm{\&omega;}}_{0}C\tan \mathrm{\&beta;l}+2j\tan \mathrm{\&beta;l}}\\ \frac{e^{-\mathrm{j\&beta;l}}}{\sqrt{2}}& -\frac{1}{2}\frac{2Z_0{\mathrm{\&omega;}}_{0}C\tan \mathrm{\&beta;l}-1}{1-2Z_0{\mathrm{\&omega;}}_{0}C\tan \mathrm{\&beta;l}+2j\tan \mathrm{\&beta;l}}& \frac{1}{2}\frac{2Z_0{\mathrm{\&omega;}}_{0}C\tan \mathrm{\&beta;l}-1}{1-2Z_0{\mathrm{\&omega;}}_{0}C\tan \mathrm{\&beta;l}+2j\tan \mathrm{\&beta;l}}\end{array}\right]$

将上面电容和传输线长度的关系式代入上个公式之后，此三端口网络的S参数可以化简为：

$S=\left[\begin{array}{ccc}0& \frac{e^{-\mathrm{j\&beta;l}}}{\sqrt{2}}& \frac{e^{-\mathrm{j\&beta;l}}}{\sqrt{2}}\\ \frac{e^{-\mathrm{j\&beta;l}}}{\sqrt{2}}& 0& 0\\ \frac{e^{-\mathrm{j\&beta;l}}}{\sqrt{2}}& 0& 0\end{array}\right]$

这个结果就能够反应本发明中的功率合成器的各端口匹配以及输入端口相互隔离的特性了，并且说明该功率合成器在理论上可以达到无损的功率合成。

下面介绍子功率放大器以及驱动放大器的具体实现方法。

如图3，本发明中的功率可配置子功率放大器采用两级的共源放大器的结构，第一级为晶体管M1，第二级由晶体管M2和M3组成，通过开关M2和M3晶体管的偏置电压，可以对子功率放大器的输出功率进行配置。第一级放大晶体管M1的漏端与第二级放大晶体管M2和M3的栅端通过T型接法的三段传输线TL7、TL8以及TL9直接实现阻抗匹配。第一级放大晶体管的栅端通过三段传输线TL4、TL5以及TL6匹配到Z₀。传输线TL10、TL11以及TL12将Z₀的输出负载转换到晶体管M2和M3最优输出功率所需的负载值。

本发明中的驱动放大器采用一级的共源放大器的结构，如图4所示。其中，晶体管M4为共源级放大管，T型接法的三段传输线TL13、TL14以及TL15将M4的栅端输入阻抗匹配到Z₀，TL16、TL17以及TL18将M1的漏端转换到Z₀/2的输出阻抗，同时驱动两路的子功率放大器的Z₀的输入阻抗，从而实现阻抗匹配。

Claims (1)

1.一种功率合成型功率放大器，其特征在于，由驱动放大器模块、两路功率可配置子功率放大器模块以及增强型WILKINSON功率合成器模块依次串联而成，其中：

增强型WILKINSON功率合成器，用于合成两路可配置子功率放大器模块的输出功率，包括：功率合成部分以及阻抗转换部分，其中：

功率合成部分，含有：电阻R1，电容C1，第一传输线TL1以及第二传输线TL2，所述电阻R1和电容C1相并联后连接到所述功率合成器的两个输入端P1和P2，所述第一传输线TL1和第二传输线TL2的一端分别连接到功率合成器的两个输入端P1和P2，所述第一传输线TL1和第二传输线TL2的另一端连接在一起，记为节点X，节点X连接到阻抗转换部分的第三传输线TL3的一端，所述第一传输线TL1和第二传输线TL2的特征阻抗均等于输入信号源的内阻Z₀，所述电阻R1的阻值为2Z₀，

阻抗转换部分，由第三传输线TL3和电容C2构成，所述第三传输线TL3一端接在第一传输线TL1和第二传输线TL2相连的节点X上，另一端接在所述功率合成器的输出端口P3上，所述电容C2一端接地，另一端接在所述功率合成器的输出端口P3上，所述第三传输线TL3的特征阻抗等于输入信号源的内阻Z₀，

功率可配置子功率放大器模块含有：输入匹配网络、NMOS晶体管M1、中间级匹配网络、NMOS晶体管M2和NMOS晶体管M3以及输出匹配网络，其中：

输入匹配网络，由电容C3，三段传输线TL4、TL5和TL6，电阻R2以及电容C4组成，其中：所述电容C3、传输线TL4、传输线TL5依次串接后接到NMOS晶体管M1的栅极，所述电容C3的一端接所述驱动放大器输出端，所述传输线TL4和传输线TL5的连接点依次串接传输线TL6和电容C4后接地，所述传输线TL3和电容C4的连接点经电阻R2后接偏置电压VB端，

NMOS晶体管M1，源极接地，

中间级匹配网络，由三段传输线TL7、TL8和TL9，电容C5，电容C6，电容C7，电阻R3以及电阻R4组成，其中：NMOS晶体管M1的漏极依次串接传输线TL7和传输线TL8后，再分为两路，一路串接电容C6后接到NMOS晶体管M2的栅极，另一路串接电容C7后接到NMOS晶体管M3的栅极，所述传输线TL7和传输线TL8的连接点与电源VDD节点之间串接传输线TL9，电源VDD对地之间连接滤波电容C5，所述NMOS晶体管M2的栅极经电阻R3后接偏置电压VB端，所述NMOS晶体管M3的栅极经电阻R4后接偏置电压VB端，

NMOS晶体管M2和NMOS晶体管M3，源端共地，

输出匹配网络，由三段传输线TL10、TL11和TL12，电容C8和电容C9组成，其中：NMOS晶体管M2和NMOS晶体管M3的漏端相连后再依次串接所述传输线TL10、传输线TL11和电容C9后接到所述功率可配置子功率放大器模块的输出端OUT，所述传输线TL10和传输线TL11的连接点与电源VDD之间串接传输线TL12，所述电源VDD对地之间接滤波电容C8，

驱动放大器含有：输入匹配网络、NMOS晶体管M4以及输出匹配网络，其中：

输入匹配网络，由电容C10，三段传输线TL13、TL14和TL15，电阻R5以及电容C11组成，其中：输入端IN依次接所述电容C10、传输线TL13、传输线TL14后接到NMOS晶体管M4的栅极，所述传输线TL13和传输线TL14的连接点依次串接传输线TL15和电容C11后接地，所述传输线TL15和电容C11的连接点经电阻R5后接偏置电压VB端，NMOS晶体管M4，源端接地，

输出匹配网络，由三段传输线TL16、TL17和TL18，电容C12组成，其中：NMOS晶体管M4的漏极依次串接传输线TL16、传输线TL17后接所述驱动放大器的输出端，所述传输线TL16和传输线TL17的连接点与电源VDD之间串接传输线TL18，所述电源VDD对地之间接滤波电容C12。