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CN102867784B - 具有位错结构的半导体器件及其形成方法 - Google Patents

具有位错结构的半导体器件及其形成方法 Download PDF

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CN102867784B CN201110336908.6A CN201110336908A CN102867784B CN 102867784 B CN102867784 B CN 102867784B CN 201110336908 A CN201110336908 A CN 201110336908A CN 102867784 B CN102867784 B CN 102867784B
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Abstract

公开了具有双层位错的半导体器件和制造该半导体器件的方法。示例性半导体器件和用于制造半导体器件的方法提高了载流子迁移率。该方法包括提供具有栅极叠层的衬底。该方法进一步包括：对衬底实施第一预非晶注入工艺，并且在衬底的上方形成第一应力膜。该方法还包括对衬底和第一应力膜实施第一退火工艺。该方法进一步包括：对经过退火的衬底实施第二预非晶注入工艺，在衬底的上方形成第二应力膜，对衬底和第二应力膜实施第二退火工艺。本发明还提供了一种具有位错结构的半导体器件及其形成方法。

Description

具有位错结构的半导体器件及其形成方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种具有位错结构的半导体器件及其形成方法。
背景技术
半导体集成电路(IC)工业经历了快速发展。在IC演进过程中，功能密度(即，每单位芯片面积中互连器件的数量)通常都在增加，同时几何尺寸(即，可使用制造工艺创建的最小元件(或线))减小。这种规模缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这样的规模缩小还增加了处理和制造IC的复杂性，并且，对于将被实现的进步，需要在IC制造中进行的类似发展。
例如，当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点缩小时，已经实现了应变源极/漏极部件(例如，应激源区域)，从而提高了载流子迁移率并且改善了器件性能。虽然形成用于IC器件的应激源区域的现有方法通常足以达到预期目的，但是现有方法不能在所有方面完全令人满意。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：提供具有栅极叠层的衬底；对所述衬底实施第一预非晶注入工艺；在所述衬底的上方形成第一应力膜；对所述衬底和所述第一应力膜实施第一退火工艺；对经过退火的所述衬底实施第二预非晶注入工艺；在所述衬底的上方形成第二应力膜；以及对所述衬底和所述第二应力膜实施第二退火工艺。
在该方法中，所述第一退火工艺和所述第二退火工艺包括：实施长距离预热。
在该方法中，实施第一预非晶注入工艺包括：利用硅(Si)或锗(Ge)注入种类注入所述衬底。
在该方法中，实施第一预非晶注入工艺包括：利用约5KeV至约40KeV的注入能量。
在该方法中，实施所述退火工艺包括：实施快速热退火(RTA)工艺。
在该方法中，实施所述RTA工艺包括：利用高于约900℃的温度。
在该方法中，实施所述退火工艺包括：实施毫秒热退火(MSA)工艺。
在该方法中，实施所述MSA工艺包括：利用高于约900℃的温度。
在该方法中，实施长距离预热包括：利用约200℃至约700℃的温度，并且其中，实施所述长距离预热的时间为约50秒至约300秒。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在衬底的上方形成栅极结构；在所述衬底中形成第一非晶区域；在所述第一非晶区域的上方沉积第一应力膜；对所述第一应力膜实施第一退火工艺，以使所述第一非晶区域再结晶，并且形成第一应激源区域；去除所述第一应力膜；在所述衬底中形成第二非晶区域；在所述第二非晶区域的上方沉积第二应力膜；对所述第二应力膜实施第二退火工艺，以使所述第二非晶区域再结晶，并且形成第二应激源区域；以及去除所述第二应力膜。
在该方法中，进一步包括：实施长距离预热。
在该方法中，实施长距离预热包括：利用约200℃至约700℃的温度。
在该方法中，实施第一退火工艺和实施第二退火工艺包括：利用约900℃至约1,400℃的温度。
在该方法中，在所述衬底内形成的所述第一非晶区域比所述第二非晶区域更深。
根据本发明的又一方面，提供了一种半导体器件，包括：半导体衬底；栅极结构，位于所述半导体衬底的沟道区域的上方；第一应力区域，位于所述半导体衬底中，所述第一应力区域包括第一位错；以及第二应力区域，位于所述半导体衬底中，并且覆盖所述第一应力区域，所述第二应力区域包括第二位错，其中，在所述半导体衬底内的所述第一应力区域比所述第二应力区域更深，并且其中，所述第一位错和所述第二位错形成在111方向上。
在该半导体器件中，所述111方向具有约45至约65度的夹角，所述夹角为相对于与所述半导体衬底的表面平行的轴测量出的。
在该半导体器件中，所述第一位错从所述第一应力区域延伸穿过所述第二应力区域。
在该半导体器件中，所述第一位错具有第一夹断点，所述第一夹断点位于所述半导体衬底中的小于约100纳米的深度处，并且其中，所述第二位错具有第二夹断点，所述第二夹断点位于所述半导体衬底的小于约50纳米的深度处，所述深度为从所述半导体衬底的所述表面测量出的。
在该半导体器件中，所述第一夹断点和所述第二夹断点没有位于所述沟道区域内。
在该半导体器件中，所述第一应力区域和所述第二应力区域没有延伸超过在所述半导体衬底内的所述栅极结构的中线。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1为示出根据本发明的各个方面的形成半导体器件的方法的流程图。
图2至图8示出了根据图1的方法在制造的各个阶段的半导体器件的一个实施例的示例性横截面侧视图。
图9为示出根据本发明的各个方面的形成半导体器件的方法的流程图。
图10至图16示出了根据图9的方法在制造的各个阶段的半导体器件的一个实施例的示意性横截面侧视图。
具体实施方式
为了实施本发明的不同部件，以下发明提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例并不打算限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入到第一和第二部件中的实施例，使得第一和第二部件不直接接触。另外，本发明可能在各个实例中重复参考数字和/或字母。这种重复只是为了简明和清楚的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。可以理解，虽然本文没有明确描述，但是本领域中的技术人员能够设计出体现了本发明的原理的各种等效物。
器件的实例可以受益于本发明的一个或多个实施例，该器件的实例为具有场效应晶体管(FET)的半导体器件。例如，这种器件为互补金属氧化物半导体(CMOS)场效应晶体管。以下公开继续该实例，从而示出了本发明的各个实施例。然而，应该理解，除了具体要求的以外，本发明不仅限于特定类型的器件。
参考图1和图2至图8，下文中共同描述了方法100和半导体器件200。半导体器件200示出了集成电路，或者其部分，该半导体器件可以包括：有源器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、高压晶体管、和/或高频晶体管；其他适当元件；和/或其组合。半导体器件200另外可以包括：无源器件，例如，电阻器、电容器、电感器、和/或熔丝。可以理解，可以通过CMOS技术加工形成半导体器件200，并且因此，本文中，没有详细描述一些工艺。可以在方法100之前、之中、以及之后提供额外步骤，并且对于该方法的其他实施例，可以替换或去除下文所述的步骤中的一些步骤。还应该理解，可以将额外部件添加在半导体器件200中，并且对于半导体器件200的其他实施例，可以替换或去除下文所述的部件中的一些部件。
参考图1，根据本发明的各个方面描述了用于制造半导体器件的方法100。方法100从步骤102开始，其中，提供了衬底。该衬底包括栅极叠层和栅极隔离件。方法100继续步骤104，其中，对该衬底实施第一预非晶注入(PAI)工艺。方法100继续步骤106，其中，将第一应力层沉积在衬底上。方法100继续步骤108，其中，对衬底实施第一退火工艺。方法100继续步骤110，其中，去除第一应力膜和栅极隔离件。方法100继续步骤112，其中，对衬底实施第二预非晶注入(PAI)工艺。方法100继续步骤114，其中，将第二应力膜沉积在衬底上。方法100继续步骤116，其中，对衬底实施第二退火工艺。方法100继续步骤118，其中，去除第二应力膜。以下论述示出了可以根据图1的方法100制造的半导体器件200的各个实施例。
图2至图8示出了根据图1的方法100在制造的各个阶段的半导体器件200的一个实施例的示意性横截面侧视图。参考图2，半导体器件200包括衬底210。在本实施例中，衬底210为包括硅的半导体器件。可选地，衬底210包含元素半导体，包括硅和/或锗晶体；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或者其组合。在衬底210为合金半导体的情况下，合金半导体衬底可以具有梯度SiGe部件，其中，Si和Ge成分从梯度SiGe部件的一个位置处的一种比率改变为另一个位置处的另一种比率。可以在硅衬底的上方形成合金SiGe，和/或可以将SiGe衬底应变。在又一可选实施例中，半导体衬底可以为绝缘体上半导体(SOI)。
衬底210根据本领域中已知的设计要求包括各种掺杂区域(例如，p型阱或n型阱)。掺杂区域掺杂有p型掺杂物，例如硼或BF2；和/或n型掺杂物，例如，磷或砷。可以以P型阱结构、N型阱结构、双阱结构、或者使用凸起结构直接在衬底210上形成掺杂区域。掺杂区域包括：各种有源区域，例如，被配置为N型金属氧化物半导体晶体管(称作NMOS)的区域和被配置为P型金属氧化物半导体晶体管(称作PMOS)的区域。
衬底210可以包括隔离区域，从而限定和隔离衬底210的各个有源区域。隔离区域利用隔离技术，例如浅沟槽隔离(STI)或者硅局部氧化(LOCOS)，从而限定和电隔离各个区域。隔离区域包括：氧化硅、氮化硅、氮氧化硅、其他适当材料、或者其组合。
进一步参考图2，衬底210包括：位于沟道区域上方的栅极结构220。衬底210可以进一步包括：位于栅极结构220两侧的源极区域和漏极区域，沟道区域为位于源极区域和漏极区域之间的区域。栅极结构220包括各种栅极材料层。在本实施例中，栅极结构220包括：栅极叠层222(还称作栅电极)和位于栅极叠层222的侧壁上的栅极隔离件224。栅极结构220具有中线226，该中线将栅极结构220分割为基本相等的两半。
在衬底210的上方形成适当厚度的栅极叠层222。在实例中，栅极叠层222为多晶硅(polycrystalline silicon)(或者polysilicon)层。多晶硅层可以掺杂适当导电体。可选地，例如，如果要形成伪栅极并且稍后通过栅极替换工艺替换该伪栅极，则没有必要掺杂多晶硅。在另一实例中，栅极叠层222为具有适当功函数的导电层，因此，栅极叠层222还可以称作功函数层。功函数层包含适当材料，从而为了提高器件的性能而将该层调节为具有适当的功函数。例如，如果期望用于PMOS器件的P型功函数金属(P金属)，则可以使用TiN或者TaN。另一方面，如果期望用于NMOS器件的N型功函数金属(N金属)，则可以使用Ta、TiAl、TiAlN、或者TaCN。功函数层可以包含掺导电氧化物材料。栅极叠层222可以包含其他导电材料，例如，铝、铜、钨、金属合金、金属硅化物、其他适当材料、和/或其组合。栅极叠层222可以包括多层。例如，在栅极叠层222包括功函数层的情况下，可以在该功函数层上方形成另一导电层。通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、电镀、其他适当方法、和/或其组合形成栅极叠层222。
通过任何适当工艺在衬底210上方形成任何适当厚度的栅极隔离件224。栅极隔离件224包含介电材料，例如，氮化硅、氧化硅、氮氧化硅、其他适当材料、和/或其组合。栅极隔离件224可以用于补偿(offset)随后形成的掺杂区域，例如重掺杂源极/漏极区域。
参考图3，对衬底210实施第一预非晶注入(PAI)工艺230。第一PAI工艺230注入衬底230，破坏衬底210的晶格结构，并且形成第一非晶区域232。在本实施例中，在半导体器件200的源极区域和漏极区域中形成第一非晶区域232，并且没有延伸超过栅极结构220的中线226。第一非晶区域232具有深度234。根据设计规格形成第一非晶化深度234。第一非晶化深度234可以在约10纳米至约150纳米范围内变化。在本实施例中，第一非晶化深度234小于约100纳米。因为栅极隔离件224用于集中远离栅极结构220的中线226的第一PAI工艺230注入能量，所以可以通过栅极隔离件224的厚度来控制第一非晶化深度234；从而允许有较深的非晶化深度234。此外，可以通过第一PAI工艺230注入能量、注入种类、和/或注入剂量来控制第一非晶化深度234。第一PAI工艺230通过硅(Si)或锗(Ge)注入衬底210。可选地，第一PAI工艺230可以利用其他注入种类，例如，Ar、Xe、BF2、As、In、其他适当注入种类、或者其组合。在本实施例中，第一PAI工艺230根据注入温度以从约20KeV至约60KeV的注入能量，和从约1×1014atoms/cm2至约2×1015atoms/cm2的范围内变化的剂量注入Si或Ge。较低的注入温度提高了注入非晶化效率。
可以利用图案化光刻胶层限定形成第一非晶区域232的位置，并且保护半导体器件200的其他区域免受注入损害。例如，图案化光刻胶层暴露源极/漏极区域，从而使得源极/漏极区域暴露在第一PAI工艺230(形成非晶区域232)下，而保护栅极结构220(和半导体器件200的其他部分)免于受到第一PAI工艺230的影响。可选地，利用诸如SiN或SiON层的经过图案化的硬掩模层，从而限定出非晶区域。经过图案化的光刻胶层或者经过图案化的硬掩模层可以为当前制造工艺的一部分(例如，LDD或源极/漏极形成)，从而由于对第一PAI工艺230不需要额外的光刻胶层或硬掩模而将成本最小化。
参考图4，在衬底210上方沉积第一应力膜240。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其他适当方法、和/或其组合来形成第一应力膜240。第一应力膜240可以包含介电材料，例如，氮化硅、氧化硅、氮氧化硅、其他适当材料、和/或其组合。将第一应力膜240用于在随后的第一退火工艺250中提供应力，该随后的第一退火工艺将第一非晶区域232再结晶。
还参考图4，对衬底210实施第一退火工艺250。第一退火工艺250将第一非晶区域232再结晶，形成第一应激源区域(stressor region)252。该工艺通常称作固相外延(SPE)，因此，可以将第一应激源区域252称作外延区域。例如，第一应激源区域252可以为注入或外延SiP应激源区域，或者注入或外延SiC应激源区域。第一退火工艺250为快速热退火(RTA)工艺或者毫秒热退火(MSA)工艺(例如，毫秒激光热退火工艺)。
退火工艺可以包括长距离预热，该长距离预热可以最小化或者甚至消除射程末端(EOR)缺陷。可以在从约200℃至约700℃的温度下实施长距离预热。可以在约50秒至约300秒的时间内实施长距离预热。可以在从约500℃至约1,400℃的温度下实施第一退火工艺250。此外，根据退火工艺的类型和利用的温度，可以在约1毫秒至约5秒的时间内实施第一退火工艺250。在本实施例中，长距离预热在约180秒的时间内具有约550℃的温度。此外，在本实施例中，第一退火工艺250为利用高于1000℃的温度的RTA工艺，并且在大于1.5秒的时间内实施该第一退火工艺。在实施例中，第一退火工艺250为利用高达约1,400℃的Si熔点的温度的MSA工艺，并且在几毫秒或者更短的时间内(例如，在约0.8毫秒至约100毫秒的时间内)实施该第一退火工艺。
在第一退火工艺250期间，当衬底210再结晶时，第一位错260形成在第一应激源区域252中。在111方向上形成第一位错260。111方向具有约45度至约65度的夹角，相对于与衬底210的表面平行的轴测量出该夹角。在本实施例中，第一位错260在具有约55度夹角的111方向上，相对于与衬底210的表面平行的轴测量出该夹角。
第一位错260在第一夹断点262处开始形成。在第一应激源区域252中的约10纳米至约150纳米的深度处形成该第一夹断点262，从衬底210的表面测量该深度。第一夹断点262具有水平缓冲区264和垂直缓冲区266。根据设计规格形成该水平缓冲区264和垂直缓冲区266，并且该水平缓冲区和垂直缓冲区为第一退火工艺250的作用。第一夹断点262具有约5纳米至约20纳米的水平缓冲区264和约10纳米至约40纳米的垂直缓冲区266。可以形成第一夹断点262，从而使得这些第一夹断点没有位于沟道区域内。在本实施例中，第一夹断点262具有约10纳米的水平缓冲区264和约30纳米的垂直缓冲区266，并且在约70纳米的深度处形成这些第一夹断点。
参考图5，从衬底210去除第一应力膜240。此外，从栅极结构220去除栅极隔离件224。通过传统蚀刻工艺去除第一应力膜240和栅极隔离件224。可以通过湿式蚀刻使用磷酸或氢氟酸，或者通过干式蚀刻使用适当蚀刻剂实施传统蚀刻工艺。
参考图6，对衬底210实施第二预非晶注入(PAI)工艺270。第二PAI工艺270注入衬底210，破坏了衬底210的晶格结构，并且形成第二非晶区域272。在本实施例中，第二非晶区域272形成在半导体器件200的源极和漏极区域中，并且没有延伸超过栅极结构220的中线226。此外，在第一应激源区域252的一部分中形成第二非晶区域272，从而部分或完全消除了第二非晶区域272内的第一位错260。
第二非晶区域272具有深度274。根据设计规格形成第二非晶化深度274。第二非晶化深度274可以在从约10纳米至约150纳米的范围内变化。在本实施例中，第二非晶化深度274小于约50纳米。可以通过第二PAI工艺270的注入能量、注入种类、和/或注入剂量来控制第二非晶化深度274。第二PAI工艺270通过硅(Si)或锗(Ge)注入衬底210。可选地，第二PAI工艺270可以利用其他注入种类，例如，Ar、Xe、BF2、As、In、其他适当注入种类，或者其组合。在本实施例中，第二PAI工艺270可以在从约20KeV至约60KeV的注入能量，在从约1×1014atoms/cm2至约2×1015atoms/cm2的范围内变化的剂量注入Si或Ge。
可以利用经过图案化的光刻胶层限定形成第二非晶区域272的位置并且保护半导体器件200的其他区域免受注入损害。例如，经过图案化的光刻胶层暴露在源极/漏极区域下，从而使得源极/漏极区域暴露在第二PAI工艺270(形成非晶区域232)下，而保护栅极结构220(或者半导体器件200的其他部分)免于受到第二PAI工艺270的影响。可选地，利用诸如SiN或SiON层的经过图案化的硬掩模层，从而限定应激源区域。图案化光刻胶层或图案化硬掩模层可以为当前制造工艺(例如，LDD或源极/漏极形成)的一部分，从而由于第二PAI工艺270不需要额外的光刻胶层或者硬掩模层而将成本最小化。
在本实施例中，第一PAI工艺230基本上与第二PAI工艺270类似。在可选实施例中，第一PAI工艺230与第二PAI工艺270不同。
参考图7，将第二应力膜280沉积在衬底210的上方。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、电镀、其他适当方法、和/或其组合形成第二应力膜280。第二应力膜280可以包含介电材料，例如，氮化硅、氧化硅、氮氧化硅、其他适当材料、和/或其组合。第二应力膜280用于在随后的第二退火工艺290中提供应力，该随后的第二退火工艺将第二非晶区域272再结晶。
仍参考图7，对衬底210实施第二退火工艺290。第二退火工艺290使得第二非晶区域272再结晶，形成第二应激源区域292。通常将该工艺称作固相外延(SPE)，并且因此，可以将第二应激源区域292称作外延区域。例如，第二应激源区域292可以为注入/外延SiP区域和注入/外延SiC应激源区域。第二退火工艺290为快速热退火(RTA)工艺或者毫秒热退火(MSA)工艺(例如，毫秒激光热退火工艺)。
退火工艺可以包括最小化或者甚至去除射程末端(EOR)缺陷的长距离预热。可以在从约200℃至约700℃的温度下实施长距离预热。可以在约50秒至约300秒的时间内实施长距离预热。可以在从约500℃至约1,400℃的温度下实施第二退火工艺290。此外，根据退火工艺的类型和所利用的温度，可以在约1毫秒至约5秒的时间内实施第二退火工艺290。在本实施例中，长距离预热在约180秒的时间内具有约550℃的温度。此外，在本实施例中，第二退火工艺290为利用高于约1000℃的温度的RTA工艺，并且在大于1.5秒的时间内实施该第二退火工艺。在实施例中，第二退火工艺290为利用高达约1,400℃的Si熔点的温度的MSA工艺，并且在几毫秒或者更短的时间内(例如，在约0.8毫秒至约100毫秒的时间内)实施该第二退火工艺。在本实施例中，第一退火工艺250基本上与第二退火工艺290类似。在可选实施例中，第一退火工艺250与第二退火工艺290不同。
在第二退火工艺290期间，当衬底210再结晶时，在第二应激源区域292中形成第二位错294。此外，当衬底210再结晶时，第一位错260在第二应激源区域292内重新组成。因此，第一位错260从第一应激源区域252延伸穿过第二应激源区域292。因此，在衬底210中存在双层位错。第一位错260的重新形成利用在第一应激源区域252内的第一位错260作为种子。在111方向上形成第二位错294。111方向具有约45度至约65度的夹角，相对于与衬底210的表面平行的轴测量出该夹角。在本实施例中，第二位错294为具有约55度夹角的111方向，相对于与衬底210的表面平行的轴测量出该夹角。可以形成第二位错294，从而使该第二位错基本上与第一位错260平行。
第二位错294在第二夹断点296处开始形成。在第二应激源区域292中的约10纳米至约150纳米的深度处形成第二夹断点296，从衬底210的表面测量该深度。第二夹断点296具有水平缓冲区297和垂直缓冲区298。根据设计规格形成水平缓冲区297和垂直缓冲区298，并且该水平缓冲区297和垂直缓冲区298为第二退火工艺290的函数。第二夹断点296具有约5纳米至约20纳米的水平缓冲区297和约10纳米至约40纳米的垂直缓冲区298。可以形成第二夹断点296，从而使得该第二夹断点没有位于沟道区域内。在本实施例中，第二夹断点296具有约10纳米的水平缓冲区297和约30纳米的垂直缓冲区298，并且在约20纳米的深度处形成这些第二夹断点。
参考图8，从衬底210去除第二应力膜280。通过传统蚀刻工艺去除第二应力膜280。可以使用磷酸或氢氟酸通过湿蚀刻，或者使用适当蚀刻剂通过干式蚀刻实施传统蚀刻工艺，
上述方法100的实施例可以包括与下文公开的方法500的实施例类似的工艺步骤。在公开的方法500的实施例中，如果关于工艺和/或结构的某些细节类似于在方法100的实施例中所述的细节，则为了简单，可以省略这些细节。此外，图10至16的实施例在许多方面与图2至8实施例类似。因此，为了清楚和简单，通过相同的参考标号标示出在图2至图8和图10至图16中类似的部件。
参考图9，根据本发明的各个方面描述了用于制造半导体器件的方法500。方法500从步骤502开始，其中，提供了衬底。该衬底包括栅极叠层。方法500继续步骤504，其中，对衬底实施第一预非晶注入(PAI)工艺。方法500继续步骤506，其中，在衬底上沉积第一应力膜。方法500继续步骤508，其中，对衬底实施第一退火工艺。方法500继续步骤510，其中，去除第一应力膜。方法500继续步骤512，其中，形成栅极隔离件并且对衬底实施第二预非晶注入(PAI)工艺。方法500继续步骤514，其中，在衬底上沉积第二应力膜。方法500继续步骤516，其中，对衬底实施第二退火工艺。方法500继续步骤518，其中，去除第二应力膜。在某些实施例中，在步骤518中，还可以去除栅极隔离件。以下论述示出了可以根据图9的方法制造的半导体器件600的各种实施例。
图10至图16示出了根据图9的方法500在制造的各个制造阶段的半导体器件600的一个实施例的示意性横截面图。参考图10，半导体器件600包括衬底210。衬底210包括位于沟道区域上方的栅极结构220。衬底210可以进一步包括源极区域和漏极区域，该源极区域和漏极区域位于栅极结构220的两侧，该沟道区域为源极区域和漏极区域之间的区域。栅极结构220包括各种栅极材料层。在本实施例中，栅极结构220包括栅极叠层222(还称作栅电极)。栅极结构220具有中线226，该中线将栅极结构220分割为基本相等的两半。
参考图11，对衬底210实施第一预非晶注入(PAI)工艺230。第一PAI工艺230注入衬底230，破坏了衬底210的晶格结构，并且形成第一非晶区域232。在本实施例中，在半导体器件200的源极和漏极区域中形成第一非晶区域232，并且没有延伸超过栅极结构220的中线226。第一非晶区域232具有深度234。根据设计规格形成第一非晶化深度234。第一非晶化深度234可以在约10纳米至约150纳米范围内变化。在本实施例中，第一非晶化深度234小于约100纳米。可以通过第一PAI工艺230注入能量、注入种类、和/或注入剂量来控制第一非晶化深度234。第一PAI工艺230通过硅(Si)或锗(Ge)注入衬底210。可选地，第一PAI工艺230可以利用其他注入种类，例如，Ar、Xe、BF2、As、In、其他适当注入种类、或者其组合。在本实施例中，第一PAI工艺230以从约20KeV至约60KeV的注入能量，和从约1×1014atoms/cm2至约2×1015atoms/cm2的范围内变动的剂量注入Si或Ge。
参考图12，在衬底210上沉积第一应力膜240。第一应力膜240可以包含介电材料，例如，氮化硅、氧化硅、氮氧化硅、其他适当材料、和/或其组合。将第一应力膜240用于在随后的第一退火工艺250中提供应力，该随后的第一退火工艺使第一非晶区域232再结晶。
仍参考图12，在衬底210上实施第一退火工艺250。第一退火工艺250使得第一非晶区域232再结晶，形成第一应激源区域252。退火工艺可以包括长距离预热，长距离预热可以最小化或者甚至消除射程末端(EOR)缺陷。在本实施例中，长距离预热在约180秒的时间内具有约550℃的温度。此外，在本实施例中，第一退火工艺250为利用高于1000℃的温度的RTA工艺，并且在大于1.5秒的时间内实施该第一退火工艺。在本实施例中，第一退火工艺250为利用高达约1,400℃的Si熔点的温度的MSA工艺，并且在几毫秒或者更短的时间内(例如，在约0.8毫秒至约100毫秒的时间内)实施该第一退火工艺。
在第一退火工艺250期间，当衬底210再结晶时，第一位错260形成在第一应激源区域252中。在111方向上形成第一位错260。111方向具有约45度至约65度的夹角，相对于与衬底210的表面平行的轴测量出该夹角。在本实施例中，第一位错260在具有约55度夹角的111方向上，相对于与衬底210的表面平行的轴测量出该夹角。
第一位错260从第一夹断点262开始形成。在第一应激源区域252中的约10纳米至约150纳米的深度处形成该第一夹断点262，从衬底210的表面测量该深度。第一夹断点262具有水平缓冲区264和垂直缓冲区266。根据设计规格形成该水平缓冲区264和垂直缓冲区266，并且该水平缓冲区和垂直缓冲区为第一退火工艺250的函数。第一夹断点262具有约5纳米至约20纳米的水平缓冲区264和约10纳米至约40纳米的垂直缓冲区266。可以将第一夹断点262形成为使得这些第一夹断点没有位于沟道区域内。在本实施例中，第一夹断点262具有约10纳米的水平缓冲区264和约30纳米的垂直缓冲区266，并且在约70纳米的深度处形成这些第一夹断点。
参考图13，从衬底210去除第一应力膜240。此外，可以在栅极结构220的栅极叠层222的侧壁上形成栅极隔离件224。
参考图14，对衬底210实施第二预非晶注入(PAI)工艺270。第二PAI工艺270注入衬底210，破坏了衬底210的晶格结构，并且形成第二非晶区域272。在本实施例中，第二非晶区域272形成在半导体器件200的源极区域和漏极区域中，并且没有延伸超过栅极结构220的中线226。此外，在第一应激源区域252的一部分中形成第二非晶区域272，从而部分或完全消除在第二非晶区域272内的第一位错260。
第二非晶区域272具有深度274。根据设计规格形成第二非晶化深度274。第二非晶化深度274可以在从约10纳米至约150纳米的范围内变动。在本实施例中，第二非晶化深度274小于约50纳米。可以通过第二PAI工艺270的注入能量、注入种类、和/或注入剂量来控制第二非晶化深度274。在本实施例中，第二PAI工艺270可以在约20KeV至约60KeV的注入能量，以及在约1×1014atoms/cm2至约2×1015atoms/cm2的范围内变动的剂量注入Si或Ge。在本实施例中，第一PAI工艺230基本上与第二PAI工艺270类似。在可选实施例中，第一PAI工艺230与第二PAI工艺270不同。
参考图15，将第二应力膜280沉积在衬底210的上方。第二应力膜280用于在随后的第二退火工艺290中提供应力，该随后的第二退火工艺使第二非晶区域272再结晶。
仍参考图15，对衬底210实施第二退火工艺290。第二退火工艺290使得第二非晶区域272再结晶，形成第二应激源区域292。退火工艺可以包括最小化或者甚至去除射程末端(EOR)缺陷的长距离预热。在本实施例中，长距离预热在约180秒的时间内具有约550℃的温度。此外，在本实施例中，第二退火工艺290为利用高于约1000℃的温度的RTA工艺，并且在大于1.5秒的时间内实施该第二退火工艺。在实施例中，第二退火工艺290为利用高达约1,400℃的Si熔点的温度的MSA工艺，并且在几毫秒或者更短的时间内(例如，在约0.8毫秒至约100毫秒的时间内)实施该第二退火工艺。在本实施例中，第一退火工艺250基本上与第二退火工艺290类似。在可选实施例中，第一退火工艺250与第二退火工艺290不同。
在第二退火工艺290期间，当衬底210再结晶时，在第二应激源区域292中形成第二位错294。此外，当衬底210再结晶时，第一位错260在第二应激源区域292内重新组成。因此，第一位错260从第一应激源区域252延伸穿过第二应激源区域292。因此，在衬底210中存在双层位错。第一位错260的重新形成利用在第一应激源区域252内的第一位错260作为种子。在111方向上形成第二位错294。111方向具有约45度至约65度的夹角，相对于与衬底210的表面平行的轴测量出该夹角。在本实施例中，第二位错294在具有约55度夹角的111方向上，相对于与衬底210的表面平行的轴测量出该夹角。可以将第二位错294形成为使得该第二位错基本上与第一位错260平行。
第二位错294在第二夹断点296处开始形成。在第二应激源区域292中的约10纳米至约150纳米的深度处形成第二夹断点296。从衬底210的表面测量该深度。第二夹断点296具有水平缓冲区297和垂直缓冲区298。根据设计规格形成水平缓冲区297和垂直缓冲区298，并且该水平缓冲区297和垂直缓冲区298为第二退火工艺290的函数。第二夹断点296具有约5纳米至约20纳米的水平缓冲区297和约10纳米至约40纳米的垂直缓冲区298。可以将第二夹断点296形成为使得该第二夹断点没有位于沟道区域内。在本实施例中，第二夹断点296具有约10纳米的水平缓冲区297和约30纳米的垂直缓冲区298，并且在约20纳米的深度处形成这些第二夹断点。
参考图16，从衬底210去除第二应力膜280。在某些实施例中，还可以去除栅极隔离件224。
根据所公开的实施例，(在应力区域内)形成双层位错的优点是能够在有源区域(例如，源极/漏极)内一致地形成位错，从而改善了沟道区域内的应力。而且，根据所公开的实施例，双层位错的形成具有利用当前制造工艺的经过图案化的光刻胶层或者经过图案化的硬掩模层(例如，LDD或源极/漏极形成)的额外优点，从而当不需要额外光刻胶层或硬掩模时，将成本最小化。因此，所公开的实施例提供了增大沟道区域中的应力，从而改善了载流子迁移率，而没有将较大成本添加至制造工艺和/或器件。可以理解，不同实施例可以具有不同优点，并且不必要求任何实施例具有特定优点。在另一实施例中，将一层位错结构调节为使得一对夹断点通过相应应力的不同调节而相互靠近。在这种情况下，微调SPE温度，使得位错可以延伸超过夹断点，直至外延层。
半导体器件200、600可以进行另外的CMOS或MOS技术加工，从而形成本领域中已知的各种部件。例如，可以实施方法100、500以形成主隔离件。还可以形成诸如硅化物区域的接触部件。接触部件包括硅化物材料，例如，硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他适当导电材料、和/或其组合。可以通过包括沉积金属层、金属层退火的工艺形成接触部件，从而使适当金属层能够与硅进行反应从而形成硅化物，然后去除非反应的金属层。可以在衬底210上进一步形成层间介电(ILD)层，并且将化学机械抛光(CMP)工艺进一步施加在衬底上，从而将衬底平面化。此外，在形成ILD以前，可以在栅极结构220的顶部上形成接触蚀刻停止层(CESL)。
在实施例中，栅极叠层222在最终器件中剩余了多晶硅。在另一实施例中，实施栅极替换工艺(或者后栅极工艺)，其中，用金属栅极替换多晶硅栅极叠层222。例如，金属栅极可以替换栅极结构220的栅极叠层(即，多晶硅栅极叠层)。金属栅极包括衬垫层、功函数层、导电层、金属栅极层、填充层、其他适当层、和/或其组合。各种层包含任何适当材料，例如，铝、铜、钨、钛、钽、钽铝、氮化钽铝、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、其他适当材料、和/或其组合。
随后的工艺可以在衬底210上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，将各种接触件/通孔/线和多层互连部件配置为连接半导体器件200、600的各个部件或结构。额外部件可以向器件提供电互连。例如，多层互连包括垂直互连，例如传统的通孔或接触件，和水平互连，例如金属线。各种互连部件可以使用各种导电材料，包括铜、钨、和/或硅化物。在一个实例中，将镶嵌和/或双镶嵌工艺用于形成有关铜的多层互连结构。
可以将所公开的半导体器件200、600用在各种应用中，例如，数字电路、成像传感器器件、异质半导体器件、动态随机存取存储器(DRAM)单元、单电子晶体管(SET)、和/或其他微电子器件(本文中统称为微电子器件)。当然，本发明的多方面还可应用于和/或容易适用于其他类型的晶体管，该其他类型的晶体管包括：单栅极晶体管、双栅极晶体管、以及其他多栅极晶体管，并且还可以在包括传感器单元、存储器单元、逻辑单元等的多种不同应用中采用本发明的多个方面。
因此，提供了一种制造半导体器件的方法。该方法包括：提供具有栅极叠层的衬底。该方法进一步包括：对衬底实施第一预非晶注入工艺并且在该衬底上形成第一应力膜。该方法还包括：对衬底和第一应力膜实施第一退火工艺。方法进一步包括：对退火的衬底实施第二预非晶注入工艺，在衬底上方形成第二应力膜，以及对衬底和第二应力膜实施第二退火工艺。
在一些实施例中，第一退火工艺和第二退火工艺包括：实施长距离预热。在某些实施例中，第一预非晶注入工艺包括：通过硅(Si)或锗(Ge)的注入种类注入衬底。在各个实施例中，实施第一非晶硅注入工艺包括：利用约5KeV至约40KeV的注入能量。在一些实施例中，实施退火工艺包括：实施快速热退火(RTA)工艺。在另一些实施例中，实施RTA工艺包括：利用高于约900℃的温度。在某些实施例中，实施退火工艺包括实施毫秒热退火(MSA)工艺。在又一些实施例中，实施MSA工艺包括利用高于900℃的温度。在各种实施例中，实施长距离预热包括：利用约200℃至约700℃的温度，并且其中，实施长距离预热的时间为约50秒至约300秒。
此外，还提供了用于制造半导体器件的方法的可选实施例。该方法包括：在衬底的上方形成栅极结构，并且在衬底中形成第一非晶区域。该方法还包括：在第一非晶区域的上方沉积第一应力膜，并且在该第一应力膜的上方实施第一退火工艺，从而使第一非晶区域再结晶并且形成第一应激源区域。该方法进一步包括：去除第一应力膜，在衬底中形成第二非晶区域，并且在第二非晶区域的上方沉积第二应力膜。该方法还包括：在第二应力膜上实施第二退火工艺，从而使得第二非晶区域再结晶，并且形成第二应激源区域，并且去除第二应力膜。
在一些实施例中，该方法可以进一步包括：实施长距离预热。在某些实施例中，实施长距离预热包括：利用从约200℃至约700℃的温度。在各个实施例中，实施第一退火工艺和第二退火工艺包括：利用约900℃至约1,400℃的温度。在又一些实施例中，在衬底内形成的第一非晶区域比第二非晶区域更深。
此外，提供了半导体器件。该半导体器件包括：半导体衬底和位于半导体衬底的沟道区域上方的栅极结构。该半导体器件进一步包括：位于半导体器件中的第一应力区域。第一应力区域包括：第一位错。半导体器件进一步包括：第二应力区域，位于半导体衬底中并且覆盖第一应力区域。第二应力区域包括第二位错。在半导体衬底内的半导体器件的第一应力区域比第二应力区域更深，并且该第一位错和第二位错形成在111方向上。
在一些实施例中，111方向具有约45至约65度的夹角，该夹角为相对于与半导体衬底的表面平行的轴测量出的。在各种实施例中，第一位错从第一应力区域延伸穿过第二应力区域。在某些实施例中，第一位错具有第一夹断点，第一夹断点位于半导体衬底中的小于约100纳米的深度处，并且第二位错具有第二夹断点，该第二夹断点位于半导体衬底中的小于约50纳米的深度处，该深度为从半导体衬底的表面测量出的。在又一些实施例中，第一夹断点和第二夹断点没有位于沟道区域内。在各个实施例中，第一应力区域和第二应力区域没有延伸超过半导体衬底内的栅极结构的中线。
为了实施本发明的不同部件，以下发明提供了许多不同的实施例或示例。以上描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例并不打算限定。因此，在不背离本发明的范围的情况下，可以以与本文所示的示例性实施例不同的方式布置、结合、配置本文所公开的元件。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (19)

1.一种制造半导体器件的方法，包括：
提供具有栅极叠层的衬底；
对所述衬底实施第一预非晶注入工艺；
在所述衬底的上方形成第一应力膜；
对所述衬底和所述第一应力膜实施第一退火工艺，形成第一应激源区域；
对经过退火的所述衬底实施第二预非晶注入工艺；
在所述衬底的上方形成第二应力膜；以及
对所述衬底和所述第二应力膜实施第二退火工艺，形成第二应激源区域，
其中，在所述第一退火工艺期间，第一位错形成在所述衬底的第一应激源区域中，在所述第二退火工艺期间，第二位错形成在所述衬底的第二应激源区域中，所述第一位错从所述第一应激源区域延伸穿过所述第二应激源区域。
2.根据权利要求1所述的方法，其中，所述第一退火工艺和所述第二退火工艺包括：实施长距离预热。
3.根据权利要求1所述的方法，其中，实施第一预非晶注入工艺包括：利用硅(Si)或锗(Ge)注入种类注入所述衬底。
4.根据权利要求1所述的方法，其中，实施第一预非晶注入工艺包括：利用5KeV至40KeV的注入能量。
5.根据权利要求1所述的方法，其中，实施所述第一退火工艺和所述第二退火工艺包括：实施快速热退火工艺。
6.根据权利要求5所述的方法，其中，实施所述快速热退火工艺包括：利用高于900℃的温度。
7.根据权利要求1所述的方法，其中，实施所述第一退火工艺和所述第二退火工艺包括：实施毫秒热退火工艺。
8.根据权利要求7所述的方法，其中，实施所述毫秒热退火工艺包括：利用高于900℃的温度。
9.根据权利要求2所述的方法，其中，实施长距离预热包括：利用200℃至700℃的温度，并且其中，实施所述长距离预热的时间为50秒至300秒。
10.一种制造半导体器件的方法，包括：
在衬底的上方形成栅极结构；
在所述衬底中形成第一非晶区域；
在所述第一非晶区域的上方沉积第一应力膜；
对所述第一应力膜实施第一退火工艺，以使所述第一非晶区域再结晶，并且形成第一应激源区域；
去除所述第一应力膜；
在所述衬底中形成第二非晶区域；
在所述第二非晶区域的上方沉积第二应力膜；
对所述第二应力膜实施第二退火工艺，以使所述第二非晶区域再结晶，并且形成第二应激源区域；以及
去除所述第二应力膜，
其中，在所述第一退火工艺期间，第一位错形成在所述衬底的第一应激源区域中，在所述第二退火工艺期间，第二位错形成在所述衬底的第二应激源区域中，所述第一位错从所述第一应激源区域延伸穿过所述第二应激源区域。
11.根据权利要求10所述的方法，进一步包括：
实施长距离预热。
12.根据权利要求11所述的方法，其中，实施长距离预热包括：利用200℃至700℃的温度。
13.根据权利要求10所述的方法，其中，实施第一退火工艺和实施第二退火工艺包括：利用900℃至1,400℃的温度。
14.根据权利要求10所述的方法，其中，在所述衬底内形成的所述第一非晶区域比所述第二非晶区域更深。
15.一种半导体器件，包括：
半导体衬底；
栅极结构，位于所述半导体衬底的沟道区域的上方；
第一应力区域，位于所述半导体衬底中，所述第一应力区域包括第一位错；以及
第二应力区域，位于所述半导体衬底中，并且覆盖所述第一应力区域，所述第二应力区域包括第二位错，
其中，在所述半导体衬底内的所述第一应力区域比所述第二应力区域更深，并且其中，所述第一位错和所述第二位错形成在111方向上，所述第一位错从所述第一应力区域延伸穿过所述第二应力区域。
16.根据权利要求15所述的半导体器件，其中，所述111方向具有45至65度的夹角，所述夹角为相对于与所述半导体衬底的表面平行的轴测量出的。
17.根据权利要求15所述的半导体器件，其中，所述第一位错具有第一夹断点，所述第一夹断点位于所述半导体衬底中的小于100纳米的深度处，并且其中，所述第二位错具有第二夹断点，所述第二夹断点位于所述半导体衬底的小于50纳米的深度处，所述深度为从所述半导体衬底的表面测量出的。
18.根据权利要求17所述的半导体器件，其中，所述第一夹断点和所述第二夹断点没有位于所述沟道区域内。
19.根据权利要求15所述的半导体器件，其中，所述第一应力区域和所述第二应力区域没有延伸超过在所述半导体衬底内的所述栅极结构的中线。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8629046B2 (en) * 2011-07-06 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with a dislocation structure and method of forming the same
US8674453B2 (en) * 2011-12-13 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming stressor regions in a semiconductor device
US8723266B2 (en) * 2011-12-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Pinch-off control of gate edge dislocation
US8828817B2 (en) * 2012-01-23 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US8877599B2 (en) 2012-05-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
CN104241366B (zh) * 2013-06-07 2017-06-13 台湾积体电路制造股份有限公司 FinFET器件的源极区和漏极区中的位错形成
CN103843285B (zh) 2013-11-14 2017-02-08 华为技术有限公司 一种网络设备版本升级的方法及网络设备
US9570586B2 (en) * 2013-11-20 2017-02-14 Globalfoundries Inc. Fabrication methods facilitating integration of different device architectures
US9698249B2 (en) * 2014-01-17 2017-07-04 Taiwan Semiconductor Manufacturing Company Ltd. Epitaxy in semiconductor structure and manufacturing method of the same
CN104851804B (zh) * 2014-02-18 2018-07-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
US9406797B2 (en) * 2014-03-07 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit with dislocations
US9299587B2 (en) * 2014-04-10 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Microwave anneal (MWA) for defect recovery
KR102202754B1 (ko) * 2014-08-14 2021-01-15 삼성전자주식회사 반도체 장치
TWI636574B (zh) 2014-12-03 2018-09-21 聯華電子股份有限公司 半導體結構
US9991384B2 (en) 2015-01-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
CN106711215B (zh) 2015-11-12 2021-09-07 联华电子股份有限公司 半导体元件及其制作方法
US10141426B2 (en) * 2016-02-08 2018-11-27 International Business Macahines Corporation Vertical transistor device
CN107492487B (zh) * 2016-06-13 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US10610708B2 (en) * 2016-06-23 2020-04-07 3M Innovative Properties Company Indicating hazardous exposure in a supplied air respirator system
US10242996B2 (en) 2017-07-19 2019-03-26 Cypress Semiconductor Corporation Method of forming high-voltage transistor with thin gate poly
US11264501B2 (en) * 2017-09-29 2022-03-01 Intel Corporation Device, method and system for promoting channel stress in a NMOS transistor
WO2022081439A1 (en) 2020-10-13 2022-04-21 Gilz Llc Head protection with integrated air filtration
US12237414B2 (en) 2021-05-07 2025-02-25 Taiwan Semicondcutor Manufacturing Co., Ltd. Source/drain features with improved strain properties
CN113380799B (zh) * 2021-05-28 2022-06-14 重庆中科渝芯电子有限公司 低位错密度高可靠性高低压cmos自对准双阱工艺方法及器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642122B1 (en) * 2002-09-26 2003-11-04 Advanced Micro Devices, Inc. Dual laser anneal for graded halo profile
CN1892998A (zh) * 2005-07-06 2007-01-10 台湾积体电路制造股份有限公司 形成半导体结构或元件的方法
CN101496145A (zh) * 2006-06-20 2009-07-29 应用材料股份有限公司 利用原位氮等离子体处理及非原位紫外光固化来增加氮化硅拉伸应力的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7164189B2 (en) * 2004-03-31 2007-01-16 Taiwan Semiconductor Manufacturing Company Ltd Slim spacer device and manufacturing method
DE102004031710B4 (de) * 2004-06-30 2007-12-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen unterschiedlich verformter Halbleitergebiete und Transistorpaar in unterschiedlich verformten Halbleitergebieten
DE102006019921B4 (de) * 2006-04-28 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung des Transistors mit eingebetteter Schicht mit Zugverformung mit geringem Abstand zu der Gateelektrode
DE102006019936B4 (de) * 2006-04-28 2015-01-29 Globalfoundries Inc. Halbleiterbauelement mit unterschiedlich verspannten Ätzstoppschichten in Verbindung mit PN-Übergängen unterschiedlicher Gestaltung in unterschiedlichen Bauteilgebieten und Verfahren zur Herstellung des Halbleiterbauelements
DE102007030056B3 (de) * 2007-06-29 2009-01-22 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Blockieren einer Voramorphisierung einer Gateelektrode eines Transistors
US7678637B2 (en) * 2007-09-21 2010-03-16 Texas Instruments Incorporated CMOS fabrication process
US8629046B2 (en) * 2011-07-06 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with a dislocation structure and method of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642122B1 (en) * 2002-09-26 2003-11-04 Advanced Micro Devices, Inc. Dual laser anneal for graded halo profile
CN1892998A (zh) * 2005-07-06 2007-01-10 台湾积体电路制造股份有限公司 形成半导体结构或元件的方法
CN101496145A (zh) * 2006-06-20 2009-07-29 应用材料股份有限公司 利用原位氮等离子体处理及非原位紫外光固化来增加氮化硅拉伸应力的方法

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