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CN102832182B - 半导体封装件及其制造方法 - Google Patents

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CN102832182B
CN102832182B CN201210331419.6A CN201210331419A CN102832182B CN 102832182 B CN102832182 B CN 102832182B CN 201210331419 A CN201210331419 A CN 201210331419A CN 102832182 B CN102832182 B CN 102832182B
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Advanced Semiconductor Engineering Inc
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Abstract

一种半导体封装件，包括一承载板、一第一芯片、一第一半导体封装结构及一第一封胶体。承载板，具有一第一表面及与第一表面相对而设的一第二表面。第一芯片设于第一表面上，且电性连接于承载板。第一半导体封装结构，设于第一表面上且邻近第一芯片。第一封胶体邻接于第一表面，且覆盖第一芯片及第一半导体封装结构。第一封胶体具有一阶梯状结构，阶梯状结构位于第一芯片及第一半导体封装结构之间。

Description

半导体封装件及其制造方法
技术领域
本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种以堆栈式封装的半导体封装件及其制造方法。
背景技术
电子产品受到增进功能及缩小尺寸的驱使而日益地趋于复杂，为了达成这些目的的同时可能也会产生一些问题，尤其，电子产品一般都需要在有限的空间内容纳高密度的半导体组件。举例来说，于手机、个人数字助理、手提电脑与其它可携式消费产品中，用以容纳处理器、存储装置及其它主动或被动装置的空间可能相当地局限。半导体组件一般借由封装的方式提供保护，使其免于环境条件的伤害，并且提供输入和输出的电性连接，但封装半导体组件可能占用电子产品内的额外可用的空间。为了解决此问题，其中一种实施方式将半导体封装件彼此堆栈，以形成一个堆栈式封装组件，又叫做迭层封装（Package-on-Package，PoP）。
堆栈式封装是将不同功能芯片的封装单元相互堆栈，例如将内存芯片封装单元堆栈于逻辑芯片封装单元上。然而，下层封装单元若以并排方式设置多个组件，尤其是厚度不同的组件，往往会增加堆栈式封装的整体高度，如此便限制了微型化的目的与需求。随着封装单元所需要包含的芯片数目越来越多，加上市场上追求微型化的趋势，需要发展更可以微型化的封装方式。
发明内容
本发明有关于一种半导体封装件及其制造方法，利用封胶体具有阶梯状结构的设计，可以控制堆栈式封装的高度，进而控制半导体封装件的整体高度，达到微型化的目的与结果。
根据本发明的一方面，提出一种半导体封装件，包括一承载板、一第一芯片、一第一半导体封装结构及一第一封胶体。承载板具有一第一表面及与第一表面相对而设的一第二表面。第一芯片设于第一表面上，且电性连接于承载板。第一半导体封装结构，设于第一表面上且邻近第一芯片。第一封胶体邻接于第一表面，且覆盖第一芯片及第一半导体封装结构。第一封胶体具有一阶梯状结构，阶梯状结构位于第一芯片及第一半导体封装结构之间。
根据本发明的另一方面，提出一种半导体封装件的制造方法，方法包括以下步骤。首先，提供一承载板，具有一第一表面及与第一表面相对而设的一第二表面。然后，电性连接一第一芯片至第一表面。接着，邻近第一芯片设置一第一半导体封装结构于第一表面上，并形成一第一封胶体于第一表面上，第一封胶体覆盖第一芯片及第一半导体封装结构。其中，第一封胶体具有一阶梯状结构，阶梯状结构位于第一芯片及第一半导体封装结构之间。
为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附附图，作详细说明如下：
附图说明
图1绘示依照本发明一实施例的半导体封装件的示意图。
图2绘示依照本发明另一实施例的半导体封装件的示意图。
图3绘示依照本发明又一实施例的半导体封装件的示意图。
图4绘示依照本发明又一实施例的半导体封装件的示意图。
图5绘示依照本发明又一实施例的半导体封装件的示意图。
图6绘示依照本发明又一实施例的半导体封装件的示意图。
图7绘示依照本发明又一实施例的半导体封装件的示意图。
图8～12绘示如图1的半导体封装件的制造过程示意图。
图13绘示如图12的第一芯片及环绕于第一芯片的第一子导电球的俯视图。
图14～15绘示如图5的半导体装件的制造过程示意图。
图16绘示如图6的半导体装件的制造过程示意图。
图17绘示如图7的半导体装件的制造过程示意图。
【主要组件符号说明】
10、20、30、40、50、60、70：堆栈式半导体封装件
104、105：芯片
102、102’：承载板
103：基板
102a、102b、102’a、103a、103b、106a：表面
106、107：半导体封装结构
106b、106c：侧壁
108、108-1、108-2、108-3、108-4、109：封胶体
107a：开口
110、110’：堆栈组件
112、114：被动组件
1021、1022、1024a、1024b：接垫
1023：导电胶
1026、1028：导电组件
1030、1032：散热片
1034：金属盖
1036：屏蔽层
C：凹槽
S、S’：阶梯状结构
h1、h2、h3、h11、h12、h13：高度
具体实施方式
请参考图1，其绘示依照本发明一实施例的堆栈式半导体封装件10的示意图。堆栈式半导体封装件10包括承载板102、第一芯片104、第一半导体封装结构106、第一封胶体108-1、堆栈组件110及第二半导体封装结构107。
承载板102例如是线路基板，其具有第一表面102a及多个第一接垫1022，第一接垫1022位于该第一表面102a上。第一芯片104、第一半导体封装结构106及被动组件112及114设于第一表面102a上，且电性连接于承载板102，其中，第一半导体封装结构106邻近于第一芯片104，且第一半导体封装结构106的厚度大于第一芯片104的厚度。第一半导体封装结构106例如为芯片尺寸封装(Chip Scale Package)。被动组件112及114，例如一电容。
第一封胶体108-1邻接于第一表面102a，且覆盖第一芯片104、第一半导体封装结构106及被动组件112及114。第一封胶体108-1的材料可包括酚醛基树脂（Novolac-based resin）、环氧基树脂（epoxy-based resin）、硅基树脂（silicone-based resin）或其它适当的包覆剂。第一封胶体108-1也可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成第一封胶体108-1，例如是压缩成型（compression molding）、注射成型（injection molding）或转注成型（transfer molding）。第一封胶体108-1具有多个开口107a，每一开口107a暴露出对应的堆栈组件110。第一封胶体108-1具有一阶梯状结构S，阶梯状结构S位于第一芯片104及第一半导体封装结构106之间。第一封胶体108-1具有对应于第一芯片104的第一高度h1与对应第一半导体封装结构106的第二高度h2，其中，第一高度h1小于第二高度h2。
如图1所示，第二半导体封装结构107包含基板103、第二芯片105及第二封胶体109。基板103具有上表面103a及下表面103b。第二芯片105设置于上表面103a上，且电性连接于基板103。第二封胶体109邻接于上表面103a，且覆盖第二芯片105。第二半导体封装结构107设置于第一封胶体108-1的阶梯状结构S对应于高度h1的区域上，并借由堆栈组件110与半导体封装件10电性连接。利用第一高度h1与第二高度h2间的高度差，可以容纳基板103、第二芯片105及第二封胶体109。基板103的下表面103b与第一表面102a的距离，是与堆栈组件110的高度有关。基板103的下表面103b与第一表面102a的距离，例如是堆栈组件110的高度。于一实施例中，利用堆栈组件110的结构支撑，使得基板103不会直接接触到第一封胶体108-1。
请参考图2，其绘示依照本发明另一实施例的半导体装件20的剖面图。半导体封装件20与图1的半导体封装件10的结构很相似，相同组件以相同的组件符号标记，于此不多赘述相同之处。主要差异在于第一封胶体108-2暴露出第一半导体封装结构106的上表面106a及部份的侧壁106b。
请参考图3，其绘示依照本发明一实施例的半导体封装件30的示意图。如图3所绘示，第一封胶体108-2暴露出第一半导体封装结构106的上表面106a及部份的侧壁106b。第一半导体封装结构106的上表面106a及部份的侧壁106b上覆盖散热片1030，以形成设置有散热片1030的半导体封装件30。散热片1030的表面积大于或等于第一半导体封装结构106的上表面106a，以覆盖第一半导体封装结构106。
请参考图4，其绘示依照本发明一实施例的半导体封装件40的示意图。如图4所绘示，第一半导体封装结构106的上表面106a及部份的侧壁106b上覆盖另一散热片1032，以形成设置有散热片1032的半导体封装件40。散热片1032的表面积大于第一半导体封装结构106的上表面106a，且散热片1032的表面更延伸至第一封胶体108-1对应于被动组件112及114上的位置，以覆盖第一半导体封装结构106、被动组件112及被动组件114。
请参考图5，其绘示依照本发明另一实施例的半导体装件50的剖面图。半导体装件50的承载板102的第一表面102a上对应于阶梯状结构S的位置更设置有一第二接垫1024b，一金属盖1034贯穿阶梯状结构S且耦接第二接垫1024b。一底部填充胶1035设于基板103、第一封胶体108-3及堆栈组件110之间。
请参考图5，半导体装件50更包括一屏蔽层1036。屏蔽层1036覆盖第一封胶体108-3的外表面、第二封胶体109的外表面、金属盖1034以及承载板102的侧壁，屏蔽层1036电性连接于接地接垫1024a及第二接垫1024b。屏蔽层1036例如是由铝、铜、铬、锡、金、银、镍、不锈钢及上述材质所组成的群组所制成。
请参考图6，其绘示依照本发明又另一实施例的半导体封装件60。半导体封装件60与前述实施例的不同处在于，承载板102’的第一表面102’a具有一凹槽C。第一芯片104、第一接垫1022及堆栈组件110设置于凹槽C中。第一封胶体108-4邻接于第一表面102’a，且覆盖第一芯片104及第一半导体封装结构106。
第一封胶体108-4具有一阶梯状结构S’，且具有高度h11、高度h12及高度h13，高度h11由凹槽C的第一表面102’a至第一封胶体108-4上表面的距离，高度h12由第一表面102’a至第一封胶体108-4邻近第一芯片104处的上表面的距离，高度h13由第一表面102’a至第一封胶体108-4邻近第一半导体封装结构106处的上表面的距离，高度h13>高度h11>高度h12。利用第一封胶体108-4具有阶梯状结构S’的高度差，可以容纳基板103、第二芯片105及第二封胶体109。
如图6所示，基板103的下表面103b与第一表面102’a的距离，与堆栈组件110’的高度h3有关。于一实施例中，基板103的下表面103b与承载板102’凹槽C的第一表面102’a的距离例如是堆栈组件110’的高度h3。利用堆栈组件110’的结构支撑，使得基板103不会直接接触到第一芯片104，且不会直接接触到第一封胶体108-4。于图6中，第一芯片104设置于凹槽C中，因为承载板102’于凹槽C之处的厚度减少，因而可以有效降低半导体封装件60的整体高度。
于一实施例中，可以设置一散热片（未绘示）于半导体封装结构106的上表面106a上，且散热片的表面积可以大于或等于半导体封装结构106的上表面106a的表面积。于另一实施例中，可以设置金属盖（未绘示）贯穿阶梯状结构S’，且设置屏蔽层（未绘示）覆盖于半导体封装件60的外侧表面上。借由金属盖作为隔板（Compartment），避免阶梯状结构S’两侧的半导体封装结构之间互相干扰。
请参考图7，其绘示依照本发明一实施例的半导体封装件70的示意图。图7所绘示的半导体封装件70与图6所绘示的半导体封装件60相似，差异在于第一封胶体108-4所覆盖的第一芯片104是借由导电胶1023电性连接第一接垫1021，并电性连接至承载板102’。于一实施例中，导电胶1023可以包括银胶、铜膏或其它具有导电特性的胶体。
基板103的下表面103b与承载板102’凹槽C的第一表面102’a的距离，是与堆栈组件110’的高度h4有关。于一实施例中，基板103的下表面103b与承载板102’凹槽C的第一表面102’a的距离例如是堆栈组件110’的高度h4。利用堆栈组件110’的结构支撑，使得基板103不会直接接触到第一芯片101，且不会直接接触到第一封胶体108-4。
于一实施例中，可以设置一散热片（未绘示）于半导体封装结构106的上表面106a上，且散热片的表面积可以大于或等于半导体封装结构106的上表面106a的表面积。于另一实施例中，可以设置金属盖（未绘示）贯穿阶梯状结构S’，且设置屏蔽层（未绘示）于半导体封装件70的外表面上。借由金属盖作为隔板（Compartment），避免阶梯状结构S’两侧的半导体封装结构之间互相干扰。
于图7中，第一芯片101设置于凹槽C中，且第一芯片104利用导电胶1023作电性连接。如此一来，因为承载板102’于凹槽C之处的厚度减少，且省略导电凸块的设置，因而可以有效降低半导体封装件70的整体高度。于另一实施例中，第一芯片104也可以设置于不具凹槽C的承载板102（绘示于图11）上，并利用导电胶1023作电性连接，此时，由于省略导电凸块的设置，仍可以减少半导体封装件的整体高度。
图8～12绘示图1的半导体封装件10的制造过程示意图。请先参考图8，提供一承载板102。承载板102具有第一表面102a及第二表面102b，第二表面102b与第一表面102a相对而设。将第一芯片104设置于第一表面102a上，且第一芯片104例如是以覆晶的方式，电性连接于承载板102。亦即，第一芯片104可以借由导电凸块120（例如导电球或焊锡），电性连接于承载板102。
一第一半导体封装结构106设置于第一表面102a上且邻近第一芯片104的位置，第一半导体封装结构106例如包括另一芯片，以覆晶的方式，电性连接于承载板102。被动组件112及被动组件114可设置于第一表面102a上，被动组件112例如是一电容。承载板102的第一表面102a上具有多个第一接垫1022，且承载板102的侧表面上具有多个接地接垫1024a。第一接垫1022及接地接垫1024a的材质例如为铜。
请参考图9，形成多个第一导电组件1026于第一接垫1022上，且第一导电组件1026环绕第一芯片104排列。第一导电组件1026例如是焊锡或其它具有导电性的焊料凸块。
请参考图10，形成第一封胶体108邻接第一表面102a，并覆盖第一导电组件1026、第一芯片104、第一半导体封装结构106、被动组件112及被动组件114。第一封胶体108覆盖第一芯片104处具有一第一高度h1，第一封胶体108覆盖第一半导体封装结构106处具有一第二高度h2，第一高度h1小于第二高度h2。换句话说，第一高度h1与第一芯片104的高度有关，且第二高度h2与第一半导体封装结构106、被动组件112及被动组件114的高度有关。
形成第一封胶体108的步骤中，可以使用一薄膜（未绘示）贴附于第一芯片104及第一半导体封装结构106的上表面，接着使用例如是压缩成型、注射成型或转注成型的方式形成不规则形状的第一封胶体108，之后再除去薄膜，薄膜的设置方式可以依照制程的需求调整。于一实施例中，除去薄膜后可以使第一芯片104及第一半导体封装结构106的上表面106a暴露于第一封胶体107之外。
如图10所示，第一高度h1与第二高度h2之间的高度差形成一阶梯状结构S，阶梯状结构S位于第一芯片104及第一半导体封装结构106之间。于一实施例中，第一封胶体107于第一高度h1的部份至少覆盖第一芯片104的上表面。第一封胶体107于第二高度h2的部份至少覆盖第一半导体封装结构106、被动组件112及被动组件114。
请参考图11，以雷射钻孔第一封胶体108以形成多个开口107a，开口107a暴露出对应的第一导电组件1026且环绕第一芯片104排列。
请参考图12，提供一第二半导体封装结构107，包含基板103、第二芯片105及第二封胶体109。基板103具有一上表面103a及与上表面103a相对的一下表面103b。第二芯片105设置基板103的上表面103a上，且第二芯片105可以借由焊线W电性连接基板103。第二封胶体109邻接于上表面103a，且覆盖第二芯片105。多个导电组件1028设于下表面103b上。设置第二半导体封装结构107于第一封胶体108-1的阶梯状结构S对应于高度h1的区域上，且导电组件1028对应至第一导电组件1026的位置。
回焊第一导电组件1026及第二导电组件1028，以形成多个堆栈组件110（绘示于图1），使第二芯片105借由堆栈组件110电性连接于承载板102，即形成如图1的堆栈式半导体封装件10。
于一实施例中，是以薄膜（未绘示出）保护第一芯片104及半导体封装结构106，形成第一封胶体107-2覆盖承载板102的第一表面102a、第一芯片104、半导体封装结构106、被动组件108及被动组件110。因此，在除去薄膜后，即暴露出半导体封装结构106的上表面106a、部份的侧壁106b及部份的侧壁106c，不需要额外的蚀刻或切除步骤，即可以形成如图2的堆栈式半导体封装件20。
请参考图13，其绘示如图12的第一芯片104及环绕于第一芯片104的第一导电组件1026的俯视图。于此仅绘示出第一芯片104及第一导电组件1026，以说明第一芯片104及第一导电组件1026的排列方式及相对位置，并省略其它结构以简化说明。
图14～15绘示半导体装件50的制造过程示意图，于图14的步骤前执行如第8～12的流程。如图14所示，承载板102更包括第二接垫1024b，例如是一接地接垫。并且，可以接着执行表面黏着技术（Surface Mounting Technology，SMT），以形成金属盖1034电性连接于第二接垫1024b。
图15所示，填充底部填充胶1035于基板103、第一封胶体108-3及堆栈组件110之间。形成屏蔽层1036，例如是以化学气相沉积（Chemical VaporDeposition,CVD）、无电镀（electroless plating）、电镀、印刷（printing）、喷布（spraying）、溅镀或真空沉积（vacuum deposition）的方式形成。并且，屏蔽层1036例如是由铝、铜、铬、锡、金、银、镍、不锈钢及上述材质所组成的群组所制成。金属盖1034电性连接于第二接垫1024b及屏蔽层1036，可以作为隔板（Compartment）之用，避免阶梯状结构S两侧的半导体封装结构之间互相干扰。
图16绘示半导体装件60的制造过程示意图。于图16的步骤前执行类似第8～12的流程，差异在于提供承载板102’的步骤中，承载板102’更具有一凹槽C。第一芯片104、第一接垫1022及第一导电组件1026设置于凹槽C中。
接着，回焊第一导电组件1026及第二导电组件1028，以形成多个堆栈组件110’（绘示于图6），使第二芯片105借由堆栈组件110’电性连接于承载板102’，即形成图6的半导体封装件60。
图17绘示依照本发明另一实施例的半导体装件70的制造过程剖面图。于图17的步骤前执行类似第8～12的流程，差异在于提供承载板102’的步骤中，承载板102’更具有一凹槽C，且。第一芯片101、第一接垫1021、第一接垫1022及第一导电组件1026设置于凹槽C中。第一封胶体108-4所覆盖的第一芯片104是借由导电胶1023电性连接第一接垫1021，并电性连接至承载板102’。于一实施例中，导电胶1023可以包括银胶、铜膏或其它具有导电特性的胶体。
接着，回焊第一导电组件1026及第二导电组件1028，以形成多个堆栈组件110’（绘示于图7），使第二芯片105借由堆栈组件110’电性连接于承载板102’，以形成半导体封装件70。
综上所述，本发明上述实施例的半导体封装件及其制造方法，形成具有阶梯状结构的不规则形状的封胶于承载板上，利用阶梯状结构的高度差容置上方堆栈的芯片、基板及封胶，以降低半导体封装件的整体厚度。于一实施例中，可以利用导电胶电性连接芯片与承载板及/或形成一凹槽于承载板，再设置堆栈的芯片，以更有效地降低半导体封装件的整体厚度。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。

Claims (12)

1.一种半导体封装件，包括：
一承载板，具有一第一表面及与该第一表面相对而设的一第二表面；
一第一芯片，设于该第一表面上，且电性连接于该承载板；
一第一半导体封装结构，设于该第一表面上且邻近该第一芯片；以及
一第一封胶体，邻接于该第一表面，且覆盖该第一芯片及该第一半导体封装结构，其中该第一封胶体具有一阶梯状结构，该阶梯状结构位于该第一芯片及该第一半导体封装结构之间。
2.如权利要求1所述的半导体封装件，其特征在于，该第一封胶体具有多个开口，所述多个开口环绕该第一芯片，且所述多个开口内设有多个第一导电组件。
3.如权利要求2所述的半导体封装件，其特征在于，更包含一第二半导体封装结构，该第二半导体封装结构包括：
一基板，具有一上表面及与该上表面相对而设的一下表面；
一第二芯片，电性连接至该基板；
一第二封胶体，邻接于该基板的该上表面且覆盖该第二芯片；以及
多个第二导电组件，所述多个第二导电组件与对应的所述多个第一导电组件合并形成多个堆栈组件，其中该第二半导体封装结构透过所述多个堆栈组件与该承载板电性连接，
其中，该第一封胶体具有一对应于该第一芯片的第一高度及一对应于该第一半导体封装结构的第二高度，该第二高度大于该第一高度，且该第一高度大于所述多个第一导电组件的高度。
4.如权利要求3所述的半导体封装件，其特征在于，更包括：
一接地接垫，设置在该承载板的该第一表面上且对应于该阶梯状结构；
一金属盖，耦接该接地接垫且暴露于该第一封胶体结构之外；
一底部填充胶，填充于该基板、该第一封胶体及所述多个堆栈组件之间；以及
一屏蔽层，覆盖该第一封胶体的一外表面、该第二封胶体的一外表面以及该金属盖。
5.如权利要求1所述的半导体封装件，其特征在于，该第一封胶体暴露出该第一半导体封装结构的一上表面及部份的侧壁。
6.如权利要求5所述的半导体封装件，其特征在于，更包括：
一散热片，该散热片的表面积大于或等于该第一半导体封装结构的该上表面的表面积，以覆盖该第一半导体封装结构的该上表面及该部分的侧壁。
7.如权利要求1所述的半导体封装件，其特征在于，该承载板具有一凹槽，该第一芯片设置于该凹槽内。
8.一种半导体封装件的制造方法，包括：
提供一承载板，具有一第一表面及与该第一表面相对而设的一第二表面；
电性连接一第一芯片至该第一表面；
邻近该第一芯片设置一第一半导体封装结构于该第一表面上；以及
形成一第一封胶体于该第一表面上，该第一封胶体覆盖该第一芯片及该第一半导体封装结构，且该第一封胶体具有一阶梯状结构，该阶梯状结构位于该第一芯片及该第一半导体封装结构之间。
9.如权利要求8所述的半导体封装件的制造方法，其特征在于，形成该第一封胶体的步骤包括：
形成多个第一导电组件于该承载板的该第一表面上，且所述多个第一导电组件环绕该第一芯片；
对应该阶梯状结构的位置设置一金属盖于该承载板的该第一表面上，该金属盖电性连接至该承载板的一接地接垫；
形成该第一封胶体于该基板的该第一表面上，该第一封胶体覆盖所述多个第一导电组件、该第一芯片及该第一半导体封装结构，该第一封胶体对应该第一芯片处具有一第一高度，该第一封胶体对应该第一半导体封装结构处具有一第二高度，该第一高度小于该第二高度；以及
利用激光钻孔该第一封胶体，以形成多个开口并暴露出所述多个第一导电组件。
10.如权利要求8所述的半导体封装件的制造方法，其特征在于，更包含设置一第二半导体封装结构于该半导体封装件之上，其中该第二半导体封装结构包括：
一基板，具有一上表面及与该上表面相对的一下表面；
一第二芯片，电性连接至该基板；
一第二封胶体，邻接于该基板的该上表面且覆盖该第二芯片；以及
多个第二导电组件，设置于该基板的该下表面，
其中，所述多个第二导电组件与对应的所述多个第一导电组件合并形成多个堆栈组件。
11.如权利要求8所述的半导体封装件的制造方法，其特征在于，该第一半导体封装结构的一上表面暴露于该第一封胶体之外，该半导体封装件的制造方法更包括：
形成一散热片以至少覆盖于该第一半导体封装结构的该上表面，且该散热片的表面积大于或等于该第一半导体封装结构的该上表面的表面积。
12.如权利要求9所述的半导体封装件的制造方法，其特征在于，该半导体封装件更包括一接地接垫设于承载板的该第一表面上，该半导体封装件的制造方法更包括：
设置一金属盖于该承载板的该第一表面上，该金属盖电性连接至该接地接垫且暴露于该第一封胶体之外；
填充一底部填充胶于该基板、该第一封胶体及该些堆栈组件之间；以及
形成一屏蔽层，覆盖该第一封胶体的一外表面、该第二封胶体的一外表面、该金属盖的一暴露表面以及该承载板的侧壁。
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