CN102789802B - 具有二阶段位线预充电的存储装置、偏压电路及感测方法 - Google Patents

Abstract

本发明公开了一种具有二阶段位线预充电的存储装置、针对存储装置中数据线的偏压电路及感测存储装置中数据的方法。其中，存储装置包含具有多个行和列的存储单元阵列。多条数据线与该阵列的行耦接，及多条字线与该阵列的列耦接。制压电路，与该多条数据线中的各自数据线耦接，且适合防止在该各自数据线上的感测节点超过一目标值。一偏压电路，与多条位线上的制压晶体管耦接，且安排成在包括至少两阶段的一预充电区间内施加偏压电压以防止超过在位线上的一目标值。

Description

具有二阶段位线预充电的存储装置、偏压电路及感测方法

技术领域

本发明是关于集成电路技术领域，尤其涉及一种具有二阶段位线预充电的存储装置、针对存储装置中数据线的偏压电路及感测存储装置中数据的方法。

背景技术

集成电路存储装置不断地变得更小及更快。存储装置尺寸及速度的一个限制条件是在阵列中准备感测数据所使用的位线预充电及偏压电路。为了这些目的所使用的典型结构可参见张等人发明标题为″MEMORY CELLSENSE AMPLIFIER″的美国专利第6219290号；Ordonez等人标题为″FASTSENSE AMPLIFIER FOR NONVOLATILE MEMORY″的美国专利第6498751号；及Rai等人标题为″SENSE AMPLIFIER WITH IMPROCEDSENSITIVITY″的美国专利第6392447号。

而先前的由朱等人发明标题为″MEMORY ARRAY WITH LOWPOWER BIT LINE PRECHARGE″的美国专利第7082061号，在此引为参考数据，是讨论先前的偏压结构。如美国专利第7082061号中所解释的，一个使用于传统存储装置中的基本偏压电路包括一制压晶体管及一负载晶体管与每一条位线耦接。此制压晶体管可以包含具有栅极与各自反馈反向器的输出耦接的叠接晶体管。此反馈反向器的输入与制压晶体管的源极和数据线导体耦接。因此提供一个动态的反馈电路，其设定具有小电流通过负载晶体管的平衡条件。在感测节点的电压会稳定在目标电平，且此时位线准备好被感测。于允许感测节点的电压稳定在目标电平的一段时间之后，存储单元通过施加字线电位于此存储单元的栅极而被存取来感测。如此的方案需要在每一条位线中有着反馈反向器。

在传统的替代实施例中，动态反馈反向器可以由静态偏压电压V_bias来取代。此电路在没有动态反馈情况下是以类似于上述的方式来操作。当位线上的电压V_BL到达约为偏压电压V_bias减去通过制压晶体管临界电压的电平时，此制压晶体管开始关闭且降低其电流。动态反馈可以达成将感测节点的电压稳定在目标电平。在此情况下，完成此预充电步骤，且位线准备好被感测。如此可以节省布局面积。然而，其会依赖使用一条额外的位线且需要额外的偏压电压以供偏压电压调整器使用。此外。为了实施低电压位线的预充电，必须先施加较高的偏压电平，之后再于当假位线的电压接近目标电压时施加较低的偏压电平。然而，此较高然后较低的偏压方法因为举例而言于预充电操作期间自位线与偏压调节器输出充电耦合的缘故，在同一时间仅能驱动与感测放大器耦接的相对少数目的位线。

当这些传统的方法成功地应用于存储装置中，但是随着存储器存取速度增加、元件尺寸减少且使用更复杂及更高度平行运作的感测结构时，每一条字线上所需的复杂感测结构变成了集成电路存储器在尺寸及制造成本的一个限制条件。此外，随着供应电压的大小持续地降低且操作速度提升，于预充电时发生的电压过大现象也会减少存储阵列中感测数据值的边界。因此需要提供一种感测系统，其于集成电路中占用较小的面积而且可以操作的更快速与消耗较少的功率。

发明内容

本发明提供了一种集成电路装置，此集成电路装置包含一合适作为高速及低电压操作的存储单元阵列。此处所描述的对数据线预充电的偏压电路可以在防止电压过大的同时又能达成快速预充电。此外，此处所描述的电路也可以在占用装置非常小布局面积的情况下实施。

本发明所描的一实施例包括揭露一种存储装置，其包含具有多个行和列的存储单元阵列。多条数据线与该阵列的行耦接，及多条字线与该阵列的列耦接。制压电路，与该多条数据线中的各自数据线耦接，且适合防止在该各自数据线上的感测节点超过一目标值。一偏压电路，在其输出提供一偏压电压以在该预充电区间中的一第一阶段使用一第一电压电平开启该制压电路，且在该预充电区间中的一第二阶段使用一第二电压电平开启该制压电路，其中该第二电压电平大于该第一电压电平。

此处所描述的偏压电路包括一预充电晶体管、一叠接晶体管及一电阻性元件串接在一起。具有一反馈电路与该叠接晶体管的栅极自一对应字线介于该叠接晶体管与该电阻元件之间的节点耦接。此处所描述的偏压电路，该反馈电路是响应一时序信号以于该第一阶段设定该第一偏压电平及于该第二阶段设定该第二偏压电平。

通常而言，本发明所描的另一实施例包括揭露一种感测一存储装置中数据的方法，其中该存储装置包含一存储单元阵列、多条数据线与该阵列的行耦接、多条字线与该阵列的列耦接。将该多条数据线中的各自数据线上的节点制压在一接近一目标电平以响应一个以两阶段或以上施加的偏压电压，该第二电压电平大于该第一电压电平。

本发明的目的，特征，和实施例，会在下列实施方式的章节中搭配图式被描述。

附图说明

本发明是由权利要求范围所界定。这些和其它目的，特征，和实施例，会在下列实施方式的章节中搭配图式被描述，其中：

图1显示一个存储电路的示意图，其包括对数据线上的制压电路的两阶段偏压电路。

图2显示对一叠接为基础的制压组态的两阶段偏压电路的示意图。

图3显示包括图2中偏压电路的一存储电路的时序图。

图4显示本发明使用一静态偏压电压的感测节点电压变化的一存储器的感测电压仿真比较结果。

图5显示根据本发明一实施例的集成电路的简化示意图。

【主要元件符号说明】

100～102：存储单元

103～105：制压晶体管

106～108：负载晶体管

109～111：感测放大器

120～122：预充电晶体管

130：两阶段制压偏压电路

409：电阻元件

420：或非门

600：存储阵列(闪存)

601：列译码器

602：字线

603：行译码器

604：位线

605：总线

606：感测放大器/数据输入结构

609：读取、擦除及编程状态机构

608：读取、擦除及编程供应电压

611：数据输入线

612：数据输出线

623：制压/偏压结构

624：两阶段制压偏压电路

633：预充电结构

640：假参考存储单元

具体实施方式

本发明以下的实施例描述是搭配图式1到5进行说明。

图1显示一个存储电路的示意图，其包括感测电路、预充电路、制压电路及分享偏压电路以作为两阶段、低功耗预充电之用。一存储阵列由存储单元100～102所代表，在存储单元阵列中沿着位线的方向上具有各自的行，其中在选取位线上的电压V_BL通过行译码电路(未示)而与数据线DL0、DL1…DLn耦接。这些数据线DL0、DL1…DLn在对应的节点经由各自的数据线电路与感测放大器SA0、SA1…SAn耦接，在此例示范例中，数据线电路包括会在以下详细描述的预充电路、负载电路及制压电路。图标中亦显示标示为C_BL的电容，其与每一条位线相关。标示为C_BL的电容是代表通过一选取位线上的整体位线电容值。在此例示的实施例中，存储单元阵列中具有n+1条数据线DL0、DL1…DLn。制压晶体管103～105及负载晶体管106～108包括于各自的数据线DL0～DLn中，且在此例示实施例中安排成完全相同的。制压晶体管103作为数据线DL0上的一制压电路。在此实施例中，制压晶体管103是一个叠接组态的N通道MOS晶体管，具有源极与一导体耦接，此导体随后经由译码电路而与所选取存储单元耦接，其漏极则与感测节点V_CELL耦接，及一栅极与偏压节点V_BIAS耦接。负载晶体管106作为数据线DL0上的一负载。此负载晶体管是一个N通道MOS晶体管，具有漏极与栅极和供应电位VDD耦接，而源极与感测节点V_CELL耦接。预充电晶体管120～122也与各自的数据线DL0～DLn耦接。此预充电晶体管是一个p通道MOS晶体管，具有源极与供应电位VDD耦接，漏极与偏压节点V_BIAS耦接，而栅极与时序信号SAEB耦接，其在某些实施例中也可以施加至感测放大器109～111作为致能信号。数据线DL1上的制压晶体管104、负载晶体管107及预充电晶体管121也是以类似的方式安排。类似地，数据线DLn上的制压晶体管105、负载晶体管108及预充电晶体管122也是以同样的方式安排。如图中所示，制压晶体管103～105的栅极在一两阶段制压偏压电路130的输出与一共同节点耦接，此制压偏压电路130提供偏压电压V_BIAS。虽然，在此例示实施例中，制压偏压电路130以两阶段操作，在替代实施例中也可以是超过两阶段。

数据线DL0上的感测节点V_CELL与感测放大器109耦接。类似地，数据线DL1上的感测节点V_CELL与感测放大器110耦接，而数据线DLn上的感测节点V_CELL与感测放大器111耦接。此范例中的每一个感测放大器109～111包括一个与参考电压V_REF耦接的第二输入。这些感测放大器109～111提供用来指示储存于各自选取存储单元100～102中数据的输出数据。此参考电压V_REF可以使用假存储单元或是类似的方式产生。

控制信号是用来控制包括一预充电区间及一感测区间的感测操作的时序。在图1中，控制信号SAEB、CNTL1和CNTL2与两阶段制压偏压电路130耦接以控制此预充电区间的第一及第二阶段的时序。此外，控制信号SAEB和SENB分别与预充电晶体管120～122和感测放大器109～111耦接，以控制施加预充电电压至数据线的时序以及感测放大器在感测节点上感测数据的时序。通常而言，此控制信号SAEB是首先施加以预充电感测节点上的数据线，而两阶段制压偏压电路130产生偏压电压V_BIAS以防止感测节点超过所预期的电平。在预充电区间结束时，控制信号SAEB用来关闭预充电晶体管120～122，且发出控制信号SENB合适的时序以使得感测节点上的电压V_CELL反映出储存于所选取存储单元中的数据值。

在此范例中，控制信号SAEB、CNTL1和CNTL2控制两阶段中施加至阵列中所有数据线DL0～DLn的制压晶体管103～105栅极上的电压V_BIAS。当然也可以使用其它控制信号的组合，可以包括相同数目或是不同数目的控制信号。

在感测节点上的目标电压值是根据此预充电区间结束或接近结束时的电压V_BIAS，及在此叠接组态下此制压晶体管103～105的栅极至源极电压压降而决定。如同此处所描述的，电压V_BIAS在至少两个阶段中施加，在第一阶段中电压V_BIAS具有一第一电压电平，而在第二阶段中电压V_BIAS具有一第二电压电平，其是高于此第一电压电平。即，此数据线上的V_BIAS在预充电期间自一低电压电平转变至一高电压电平。每一阶段的时间长度可以视特定应用中的存储阵列及感测放大器的操作所需而调整。然而，这些代表性时间长度显示此处所描述的适合作为低电压及高速存储器所需的电路。

此阵列的预充电区间在此预充电区间的第二阶段结束或接近结束时完成，且此阵列中的数据线DL0～DLn可以准备被感测。当存取一个例如是快闪存储单元的典型非易失存储单元结构中的一存储单元时，使存储单元数据影响感测节点V_CELL上的电压，导致其快速地趋近一个高存储单元临界值V_{CELL_HVT}或低存储单元临界值V_{CELL_LVT}。施加至感测放大器109、110、111的参考电压V_REF，是设定在约为V_{CELL_HVT}与V_{CELL_LVT}中间处。感测放大器109、110、111上的V_CELL和V_REF的目标值边界大到足够消除噪声的影响，但是又越小越好以供快速感测之用。

图2显示适用于图1中电路的两阶段偏压电路的示意图。图2中的偏压电路仅需要在集成电路中占用很少的布局面积，且可以有效率地操作以避免在存储器阵列中的感测节点产生过大的电压。

图2中的偏压电路包括第一晶体管MP1，其具有一第一终端与电源供应节点VDD耦接，一第二终端与N1节点耦接，及一栅极与一控制信号耦接，此控制信号在此范例中为SAEB。第二晶体管MN2具有一第一终端与N1节点耦接，一第二终端与N2节点耦接，及一栅极在节点N4与此偏压电路的输出耦接。一电阻元件409，最好是被动电阻元件，连接于N2节点与接收例如是VSS的参考电压的参考节点之间。此参考节点及其它参考节点在此图式中以三角形作代表。此电阻元件409的阻值是根据所应用电路的设计参数来设定，使得在N2节点的电压落在对偏压电压V_BIAS的电压电平而言合适的操作范围，且通过第二晶体管MN2的电流适合偏压的驱动能力。第三晶体管MP3具有一第一终端与N1节点耦接，一第二终端与参考节点耦接，及一栅极与节点N2耦接。第四晶体管MN4具有一第一终端在节点N4与此偏压电路的输出耦接，其会产生偏压电压V_BIAS，一第二终端与参考节点耦接，及一栅极与节点N2耦接。第五晶体管具有一第一终端在节点N4与此偏压电路的输出耦接，一第二终端与节点N3耦接，及一栅极与节点N2耦接。

一致能电路，在此实施例中是应用或非门NOR 420及一第六晶体管与节点N3耦接来实施。此致能电路是用来于此预充电区间的第一阶段时将节点N3与一参考节点耦接，且于此预充电区间的第二阶段时将节点N3自参考电压解除耦接。

第一晶体管MP1栅极的控制信号SAEB也可以与偏压电路耦接的存储阵列中的预充电晶体管的栅极耦接，且因此定义出此预充电区间的开始及结束时点。

在此范例中的致能电路包括一逻辑栅，其具有至少一输入与至少一时序信号耦接。如同之前所提过的，此逻辑栅是具有两个输入的或非门NOR420，其具有控制信号CNTL1和CNTL2做为输入。此或非门NOR 420的输出是提供给第六晶体管MN6的栅极。此第六晶体管MN6具有一第一终端与节点N3耦接，一第二终端与参考节点耦接，及一栅极与或非门NOR420的输出耦接。在此范例中，控制信号CNTL1和CNTL2决定此预充电区间的第一区间和第二阶段的时序，其会于以下搭配图3的时序图加以解释。

第七晶体管MN7具有一第一终端与节点N2耦接，一第二终端与参考节点耦接，及一栅极与控制信号SAEB耦接。第八晶体管MN8具有一第一终端在节点N4与此偏压电路的输出耦接，一第二终端与参考节点耦接，及一栅极与控制信号SAEB耦接。此第七和第八晶体管在预充电区间以外被启动以防止节点N2和N4的浮接。

图3显示图2中偏压电路的一实施例中的时序图，此偏压电路是在包括图1所示存储阵列的集成电路中。读取操作所牵涉到的代表性控制信号举例而言包括芯片致能信号PCEB、地址正确信号PADVB、地址线PA[16:21]及一地址变动侦测信号ATD。当一读取操作被初始时，控制信号被施加以控制感测操作的时序，在此范例中包括一感测放大器致能信号SAEB、感测信号SNEB、及第一和第二控制信号CTSB和DCTS。在此范例中，第一和第二控制信号CTSB和DCTS与图2中的控制信号CNTL1和CNTL2对应。

如图3所示，感测区间是由信号SENB自低电平转变至高电平的变动527与自高电平转变至低电平的变动528之间的间距而定义。而预充电区间是由信号CTSB自高电平转变至低电平的变动523与自低电平转变至高电平的变动524之间的时间间距而定义。此预充电区间的第一阶段是自信号CTSB的变动523开始直到控制信号DCTS自低电平转变至高电平的变动525为止。此预充电区间的第二阶段是自控制信号DCTS自低电平转变至高电平的变动525开始，而同时控制信号DCTS保持高电平直到控制信号CTSB的变动524为止。控制信号SAEB自转变521开始发出而在预充电区间及感测区间持续，此感测区间到转变522结束，且此范例中信号SENB同时在528转变。在此同时，控制信号DCTS于526转变回到低电平状态。

图2中的电路包括一预充电晶体管与第一晶体管MP1对应，一叠接晶体管与第二晶体管MN2对应并和电阻元件490沿着与反馈电路的叠接晶体管(MN2)栅极经由节点N2串联之，其是介于电阻元件490与叠接晶体管(MN2)源极之间。此反馈电路是响应控制信号CNTL1和CNTL2以在第一阶段设定一第一偏压电平和在第二阶段设定一第二偏压电平，且其中第二偏压电平是高于第一偏压电平。在此范例中的反馈电路是两级反向器。此反向器的输入是介于电阻元件490与叠接晶体管(MN2)源极之间的节点N2。此反向器的输出在节点N4提供此偏压电路的输出。此反向器包括一拉升晶体管MP3，及第一和第二下拉晶体管(MP4和MP5)与其输入耦接。第六晶体管MN6操作作为一切换开关以响应在或非门NOR 420输出的控制信号，其会于预充电区间的第一阶段开启第二下拉晶体管MP5，并且于预充电区间的第二阶段关闭第二下拉晶体管MP5。其结果是，节点N4是偏压电路输出的电压电平会在第一阶段时略低。

因此，本发明描述了包括存储器的集成电路的数据感测方法。此方法包括于预充电区间施加一预充电电压至存储阵列中的数据线，且使用制压电路制压个别数据线上的感测节点于接近一预设目标值，以于预充电区间响应具有两个或更多阶段的偏压电压。此方法包括产生偏压电压以响应时序信号及反馈，使得偏压电压在第一阶段时具有一第一偏压电平和在第二阶段具有一第二偏压电平，且其中第二偏压电平是高于第一偏压电平。之后，开始于于预充电区间的第二阶段或之后的感测区间内，与感测节点耦接的感测放大器被致能。此方法可以使用如图2所示的小体积、高速极低电压的电路实施。图2中如此的小体积、高速极低电压的电路或是类似的电路，可以用来驱动一页面模式存储器中与例如是64、128条数据或更多的大量平行数据线对应的大量制压晶体管。当然，实际被平行驱动的数据线数目必须由所使用特定读取模式的设计来适当地选取。

在替代实施例中，在两个或以上阶段中产生偏压电压的此偏压电路可以使用像是美国专利7982061中所示的根据比较器的动态反馈电路来实施，将其修改使得施加一第一电平的电压直到参考节点上的电压到达第一电平，且随后的施加一第二电平的电压直到此参考节点上的电压到达目标电平或是此预充电区间结束为止。

在此范例实施例中，具有两电平的此预充电区间，且偏压电路的输出电压电平在自第一阶段到第二阶段时快速地转变。在替代实施例中，可以具有超过两个阶段。此外，偏压电平的产生中可以较快或较慢地转变，端视特定应用所需，使得第一阶段和第二阶段与预充电区间中第一电平和第二电平电压到达的时间对应，而不是在偏压电路的输出电压电平产生快速地转变。

图4显示本发明使用如图2中偏压电路于高速读取操作时的数据线电压的仿真结果，其是对在感测节点上的目标电平于预充电之后约在范围800～950毫伏特之间，与传统使用单一偏压电平来控制数据线上叠接晶体管栅极的比较。轨迹曲线501、502、503显示此处所描述的两阶段偏压电路的仿真结果，因为图中显示这些轨迹几乎没有超过目标值而展现本发明可以防止电压过大的结果。相对而言，轨迹曲线511、512、513显示使用单一偏压电平所产生的电压过大现象。

图5显示根据本发明一实施例的集成电路的简化示意图。其中集成电路包括使用具有此处所描述的由一参考位线所控制的预充电及制压电路。此集成电路包括一使用存储单元实施的存储阵列600，此存储单元可以例如是浮动栅极或是电荷捕捉的非易失存储单元、只读存储单元、或是其它型态的存储单元。在一较佳应用中，存储阵列是组态为或非门(NOR)架构。一页面/列译码器601与沿着存储阵列600列方向安排的多条字线602耦接。行译码器603与沿着存储阵列600行方向安排的多条位线604导体耦接。制压/偏压结构623经由行译码器603及位线604导体以例如图1所示的之前所描述的方式与数据线(未示)在存储阵列的行方向上耦接。此外，预充电结构633也是经由行译码器603及位线604导体以之前所描述的方式与存储阵列的行方向上的存储单元耦接。一个两阶段制压偏压电路624(在两个或多个阶段操作)如之前所描述的方式与制压/偏压结构623耦接，且防止在高速、低电压存储器的预充电时在数据线上产生过大的电压。

地址是由总线605提供给行译码器603、页面/列译码器601。方块606中的感测放大器与数据输入结构经由行译码器603、制压/偏压结构623及预充电结构633而与所选取的存储单元耦接。多个参考假存储单元640亦包含于此集成电路上，且用来产生方块606中感测放大器所使用的参考电压，使得方块606中的感测放大器使用参考电压来纪录存储阵列600中的实际存储单元的临界电压改变。数据由集成电路上的输入/输出端口提供给数据输入线611，或者由集成电路其它内部/外部的数据源，输入至方块606中的数据输入结构。数据由方块606中的感测放大器，经由数据输出线612，提供至集成电路上的输入/输出端口。

控制阵列600中存储单元读取、编程及擦除的资源亦包含于集成电路中。这些资源包含由方块608所代表的读取、编程及擦除的供应电压源，及产生或提供这些控制信号时序的状态机构609，其与阵列600、译码器601、603及集成电路上的其它电路耦接，以进行此装置的操作。

该供应电压源(方块608)在不同的实施例中可以利用电荷磊(ChargePump)、电压调节器、电压分频器或是业界熟知的类似方式实施，以提供包括负电压的不同的电压电平用来进行读取、编程及擦除操作。

状态机构609是支持读取、编程及擦除操作。此状态机构609可以使用业界熟知的特殊目的逻辑电路而应用。在替代实施例中，该控制器包括了通用目的处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，该控制器是由特殊目的逻辑电路与通用目的处理器组合而成。虽然并未于图中绘示，图5中所示的集成电路可以包括举例而言于单芯片所使用的其它元件。因此，此为包含存储器或其它功能电路的集成电路的代表性例示。

虽然本发明已参照实施例来加以描述，然本发明创作并未受限于其详细描述内容。替换方式及修改样式已于先前描述中所建议，且其它替换方式及修改样式将为本领域技术人员所思及。特别是，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者，皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式是意欲落在本发明于随附权利要求范围及其均等物所界定的范畴之中。

Claims (18)

1.一种存储装置，包含：

一存储单元阵列，包括多个行及列；

多条数据线与该阵列的行耦接；

多条字线与该阵列的列耦接；

预充电电路，于一预充电区间中将该多条数据线的一条数据线预充电，该预充电区间具有一第一阶段及一第二阶段；

制压电路，与该多条数据线中的该条数据线耦接；

一偏压电路，其提供一偏压电压以在该预充电区间中的该第一阶段使用一第一电压电平开启该制压电路，且在该预充电区间中的该第二阶段使用一第二电压电平开启该制压电路，其中该第二电压电平大于该第一电压电平；该偏压电路是响应至少一时序信号以于该第一阶段设定该第一电压电平及于该第二阶段设定该第二电压电平；以及

感测放大器，与该条数据线耦接。

2.根据权利要求1所述的存储装置，其中该制压电路防止在该条数据线上的一感测节点超过一目标电平。

3.根据权利要求1所述的存储装置，其中该偏压电路包括串联连接的一预充电晶体管、一叠接晶体管及一电阻元件，一反馈电路耦接于该叠接晶体管的栅极与节点N2之间，节点N2是介于该电阻元件与该叠接晶体管的源极之间，该反馈电路是响应该至少一时序信号；

其中该反馈电路包括一两阶段反向器，其具有一输入与介于该叠接晶体管与该电阻元件之间的节点耦接，及一输出产生该偏压电压，该两阶段反向器包括一上拉晶体管及第一与第二下拉晶体管与该输入耦接，且一切换开关响应于该第一阶段时开启该第二下拉晶体管，且于该第二阶段时关闭该第二下拉晶体管的一控制信号。

4.根据权利要求1所述的存储装置，其中该制压电路包括一叠接晶体管具有栅极终端与该偏压电路耦接。

5.根据权利要求1所述的存储装置，包括一预充电电路及一负载电路与该多条数据线的该条数据线上的一感测节点耦接；其中该制压电路包括以一叠接组态中的一晶体管介于该感测节点与该条数据线之间。

6.根据权利要求1所述的存储装置，其中该偏压电路包含：

一第一晶体管，具有一第一终端与一电源供应节点耦接，一第二终端与一第一节点耦接，及一栅极与一感测时序信号耦接；

一第二晶体管，具有一第一终端与该第一节点耦接，一第二终端与一第二节点耦接，及一栅极与该偏压电路的一输出耦接；

一电阻元件，连接于该第二节点与一参考节点之间；

一第三晶体管，具有一第一终端与该第一节点耦接，一第二终端与该偏压电路的该输出耦接，及一栅极与该第二节点耦接；

一第四晶体管，具有一第一终端与该偏压电路的该输出耦接，一第二终端与该参考节点相同的一参考电位耦接，及一栅极与该第二节点耦接；

一第五晶体管具有一第一终端与该偏压电路的该输出耦接，一第二终端与一第三节点耦接，及一栅极与该第二节点耦接；以及

一致能电路，与该第三节点耦接，是用来于该预充电区间的一第一阶段时将该第三节点与一参考节点耦接，且于该预充电区间的该第二阶段时将该第三节点自该参考节点解除耦接。

7.根据权利要求6所述的存储装置，其中该致能电路包括一逻辑门，其具有至少一输入与该至少一时序信号耦接，及一第六晶体管具有一第一终端与该第三节点耦接，一第二终端与一参考节点耦接，及一栅极与该逻辑门耦接。

8.根据权利要求6所述的存储装置，包含：

一第七晶体管，具有一第一终端与该第二节点耦接，一第二终端与一参考节点耦接，及一栅极与该感测时序信号耦接；以及

一第八晶体管，具有一第一终端与该偏压电路的该输出耦接，一第二终端与一参考节点耦接，及一栅极与该感测时序信号耦接。

9.根据权利要求6所述的存储装置，其中该第一及该第三晶体管是p通道场效晶体管，及该第二、该第四及该第五晶体管是n通道场效晶体管。

10.根据权利要求6所述的存储装置，其中该电阻元件包含一被动电阻。

11.一种对一存储装置中一数据线的偏压电路，用以提供一偏压电压，包含：

一预充电晶体管、一叠接晶体管及一电阻元件串联；

一反馈电路耦接于该叠接晶体管的栅极与节点N2之间，节点N2是介于该电阻元件与该叠接晶体管的源极之间，该反馈电路是响应一时序信号以于一数据线预充电时段的一第一阶段设定一第一电压电平及于该数据线预充电时段的一第二阶段设定一第二电压电平；

其中该反馈电路包括一两阶段反向器，其具有一输入与介于该叠接晶体管与该电阻元件之间的节点耦接，及一输出产生该偏压电压，该两阶段反向器包括一上拉晶体管及第一与第二下拉晶体管与该输入耦接，且一切换开关响应一控制信号而于该第一阶段时开启该第二下拉晶体管，且于该第二阶段时关闭该第二下拉晶体管。

12.根据权利要求11所述的偏压电路，其中该第二电压电平大于该第一电压电平。

13.根据权利要求11所述的偏压电路，其中该预充电晶体管是p通道场效晶体管，及该叠接晶体管是n通道场效晶体管。

14.根据权利要求11所述的偏压电路，其中该电阻元件包含一被动电阳。

15.根据权利要求11所述的偏压电路，其中该预充电晶体管是p通道场效晶体管，及该叠接晶体管与该第一与第二下拉晶体管是n通道场效晶体管。

16.一种感测一存储装置中数据的方法，该存储装置包含一存储单元阵列，该存储单元阵列包括多个行及列；多条数据线与该阵列的行耦接、多条字线与该阵列的列耦接；该方法包含：

于一预充电区间中将该多条数据线的一数据线施加一预充电电压；

于该预充电区间中使用一耦合到偏压电压的制压电路将该多条数据线中的该数据线上的一节点进行制压，该偏压电压在该预充电区间中的一第一阶段具有一第一电压电平，且在该预充电区间中的一第二阶段具有一第二电压电平，其中该第二电压电平大于该第一电压电平；该第一阶段的该第一电压电平及该第二阶段的该第二电压电平被设定以响应至少一时序信号；以及

于一感测区间时致能感测放大器与该节点耦接，其中该感测区间于该第二阶段中或之后开始。

17.根据权利要求16所述的方法，更包含产生该偏压电压以响应该时序信号且动态反馈。

18.根据权利要求16所述的方法，其中该制压步骤包括使用叠接晶体管于该数据线上。