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CN102687274B - 沟槽式金属氧化物半导体场效应晶体管 - Google Patents

沟槽式金属氧化物半导体场效应晶体管 Download PDF

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CN102687274B CN201080057177.5A CN201080057177A CN102687274B CN 102687274 B CN102687274 B CN 102687274B CN 201080057177 A CN201080057177 A CN 201080057177A CN 102687274 B CN102687274 B CN 102687274B
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Vishay Siliconix Inc
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Abstract

一种沟槽式金属氧化物半导体场效应晶体管（TMOSFET），包括在多个栅极区之间沉积的多个台面。每个台面包括漂移区和体区。台面的宽度为在栅极绝缘区和体区之间接口处的量子阱尺寸的数量级。该TMOSFET还包括在栅极区与体区、漂移区和漏极区之间沉积的多个栅极绝缘区。在栅极区和漏极区之间的栅极绝缘区的厚度导致在关断状态下栅极到漏极电场基本为横向，这有助于耗尽漂移区中的电荷。

Description

沟槽式金属氧化物半导体场效应晶体管
背景技术
参考图1，示出了一种依据常规工艺的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)100的横截面透视图。该TMOSFET100包括，但不限于，多个源极区110、多个栅极区115、多个栅极绝缘区120、多个体区125、漂移区130，和漏极区135。
漂移区130沉积在漏极区135和体区125之间。源极区110、栅极区115，和栅极绝缘区120沉积在体区125之内。栅极区115和栅极绝缘区120可被形成为带状或封闭的单元结构。栅极绝缘区120包围栅极区115。因此，栅极区115通过栅极绝缘区120与周围的区电气隔离。栅极区115被耦接成形成装置100的公共栅极。源极区110可沿栅极绝缘区120的外围形成。源极区110被耦接成形成装置100的公共源极。源极区110还典型地通过源极/体接触点(未示出)，被耦接到体区125。
在一种实现中，源极区110和漏极区135可以是n型重掺杂(N+)半导体，诸如掺杂磷或砷的硅。漂移区130可是n型轻掺杂(N-)半导体，诸如掺杂磷或砷的硅。体区125可以是p型掺杂(P)半导体，诸如掺杂硼的硅。栅极区115可以是n型重掺杂(N+)半导体，诸如掺杂磷的多晶硅。栅极绝缘区120可以是绝缘体，诸如二氧化硅。
当栅极区115相对于源极区110的电位提高到装置100的阈值电压以上时，则沿栅极绝缘区120的外围在体区125中感生出(induce)导电沟道。然后，TMOSFET100将在漏极区135和源极区110之间传导电流。相应地，装置处于其导通状态(On-state)。
当栅极区115的电位降低到阈值电压以下时，沟道不再被感生出。结果，被施加在漏极区135和源极区110之间的电位差将不导致电流在其之间流动。相应地，装置100处于其关闭状态(OFF-state)并且通过体区125和漏极区135形成的结供应施加在源极和漏极两端的电压。
n型轻掺杂(N-)漂移区130导致了耗尽区(depletionregion)，其延伸到体区125以及漏极区130中，从而降低了穿通效应(punchthrougheffect)。据此，n型轻掺杂(N-)漂移区130起到了提高TMOSFET100的击穿电压的作用。
TMOSFET100的沟道宽度是沿栅极绝缘区120外围的多个源极区110的长度的函数。装置100的沟道长度是沿栅极绝缘区120外围的源极区110和漂移区130之间体区125的函数。因此，装置100提供了较大的沟道宽度与长度比。因此，TMOSFET装置100可被功率MOSFET应用有利地利用，诸如，在脉冲宽度调制(PWM)电压调节器中的开关元件。
发明内容
宽泛地讲，本文属于场增强金属氧化物半导体场效应晶体管。本技术的实施例优选地针对场增强场效应晶体管。通过参考以下用于说明本技术的实施例的说明和附图可最佳地理解本技术。在一个实施例中，沟槽式金属氧化物半导体场效应晶体管(TMOSFET)优选地包括漏极区、多个栅极区、多个漂移区、多个体区、多个源极区和多个栅极绝缘区。在漏极区上沉积栅极区。漂移区优选地沉积在栅极区之间的台面中的漏极区上方。体区优选地沉积在台面中、在漂移区上方并且与栅极区相邻。源极区优选地沉积在台面中并在体区上方。栅极绝缘区优选地沉积在栅极区与源极区、体区、漂移区和漏极区之间。台面的宽度优选地且大致为0.03至1.0微米(μm)。在栅极区和漏极区之间的栅极绝缘区的厚度优选地且大致为0.1至4.0μm。
更详细地，本文揭示了以下优选的方面。沟槽式金属氧化物半导体场效应晶体管(TMOSFET)包括在多个栅极区之间沉积的多个台面。每个台面包括漂移区和体区。台面的宽度处于在栅极绝缘区和体区之间的接口处量子阱尺寸的数量级。TMOSFET还包括沉积在栅极区与体区、漂移区和漏极区之间的多个栅极绝缘区。在栅极区和漏极区之间的栅极绝缘区的厚度导致在关断状态(OFFstate)下的栅极到漏极电场，该电场明显地是横向的有助于耗尽漂移区中的电荷。
附图说明
在附图中通过举例的方式而非构成限制的方式说明了本技术的实施例，并且其中，相似的参考数字指代相似的元件，并且其中：
图1示出了依据常规工艺的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)的横截面透视图；
图2示出了依据本技术内容的一个实施例的TMOSFET的横截面透视图；
图3示出了依据本技术内容的一个实施例的TMOSFET的放大的横截面视图；
图4示出了依据本技术内容的一个实施例的示范性TMOSFET的横截面视图，其在栅极区和漏极区之间具有0.3μm台面宽且0.4μm厚的栅极绝缘体；
图5示出了依据常规工艺的常规TMOSFET的横截面视图，其在栅极区和漏极区之间具有0.3μm台面宽和0.05μm厚的栅极绝缘体；
图6示出了沿图4中示出的示范性TMOSFET的切线AA’的净掺杂型配置，以及沿图5中示出的常规TMOSFET的切线BB’的掺杂型配置；
图7分别示出了在图4中示出的示范性TMOSFET中以及在图5中示出的常规TMOFSET中沿切线AA’、BB’的电子浓度，这两个TMOSFET均处于导通状态(ONstate)，且VDS＝0.1V且VGS＝10V，大于阈值电压；
图8示出了针对示范性TMOSFET在击穿电压条件下总电场矢量，具有栅极到漏极区边缘场(fringingfield)，其有助于耗尽漂移区电荷；
图9分别示出了沿示范性TMOSFET(图4)和常规TMOSFET(图5)的切线AA’、BB’的电位降，并且对于这两个TMOSFET，闭锁电压大于它们的击穿电压；
图10分别示出了沿示范性TMOSFET(图4)和常规TMOSFET(图5)的切线AA’、BB’的总电场，并且对于这两个TMOSFET，闭锁电压大于它们的击穿电压；
图11分别示出了示范性TMOSFET(图4)和常规TMOSFET(图5)的关断状态的漏极源极电压VDS和电流IDS曲线A和B；
图12分别示出了示范性TMOSFET(图4)和常规TMOSFET(图5)的栅极电荷波形；
图13将示范性TMOSFET(图4)和依据常规工艺的TMOSFET(图5)的漂移区掺杂、击穿电压和特定导通状态电阻进行了比较；
图14A至图14C示出了依据本技术内容的一个实施例的制作TMOSFET的方法的流程图；
图15A至图15J示出了说明依据本技术内容的一个实施例的制作TMOSFET的方法的框图。
具体实施方式
现在将详细参考本技术内容的实施例，在附图中说明了本技术内容的示例。虽然将结合这些实施例描述本技术内容，但是应该理解的是，它们并非意图将本发明限制在这些实施例中。相反，本发明旨在覆盖在如通过随附权利要求书所限定的本发明的范围之内可能包括的备选、变形和等同物。而且，为了提供对本技术的透彻理解，阐述了多个特定细节。但是，本领域技术人员将理解的是，没有这些特定细节也可实现本技术内容。在其它情况下，没有详细地描述所熟知的方法、过程、组件，和电路，以不使得本技术内容的方面没有必要地含混。
参考图2，示出了依据本技术内容的一个实施例的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)200横截面透视图。TMOSFET200包括，但不限于，多个源极区210、多个栅极区215、多个栅极绝缘区220、多个体区225、多个漂移区230和漏极区235。
漂移区230被沉积在漏极区235和体区225之间。体区224沉积在漂移区230和源极区210之间。栅极区215和栅极绝缘区220可形成为栅极/栅极绝缘结构。栅极绝缘区220围绕栅极区215，并且将栅极区215与周围的区电隔离。源极区210、体区220和漂移区230沉积在多个栅极/栅极绝缘结构215、220之间的台面中。沉积在源极区210和漂移区230之间的体区225的接近栅极/栅极绝缘结构215、220的部分，形成TMOSFET的沟道区。
在一个实现中，漏极区235可向上延伸到在各栅极/栅极绝缘结构215、220之间的台面中，正如图2所说明的。在另一个实现中，漂移区230可延伸超过在栅极/栅极绝缘结构215、220之间的台面的底部。
多个栅极区215被耦接起来形成装置200的公共栅极。多个源极区210被耦接起来形成装置200的公共源极。多个体区225也被耦接到多个源极区210。在一个实现中，体区225可沿源极区210的长度间歇地向上延伸到达台面的表面。源极区210和体区225可通过源极/体接触点(未示出)被耦接在一起。
在各栅极/栅极绝缘结构215、220之间的台面的宽度240的范围基本上在体区225和栅极绝缘区220之间的接口处(例如，Si-SiO2接口)在装置处于导通状态(例如，VGS在阈值电压以上)时形成的量子阱宽度的十分之一(1/10)至一百倍(×100)之间，此后也称为‘为量子阱尺寸的数量级’。在一个实现中，台面的宽度大致为在体区225和栅极绝缘区220之间的接口(例如，Si-SiO2接口)处形成的量子阱宽度的两倍。在一个实现中，台面的宽度240大致为0.03至1.0μm。栅极绝缘区220包括在栅极区215和漂移区230之间并且在栅极区215和漏极区235之间的厚部。栅极绝缘区220还包括在栅极区215和体区225之间的薄部。绝缘区220的厚部的深度被选定为，使得装置处于关断状态时栅极到漏极电场在邻近体区225的漂移区230中基本上是横向的，正如在图3中所说明的。在关断状态下，在邻近体区225的漂移区230中基本为横向的电场基本上耗尽了漂移区230中的电荷。在一个实现中，栅极绝缘区220的厚部的深度245基本上在0.1至0.4μm的范围内。
源极区210和漏极区235可以是n型重掺杂(N+)半导体，诸如掺杂磷或砷的硅。漂移区230可以是n型轻掺杂(N-)半导体，诸如掺杂磷或砷的硅。在一个实现中，漂移区具有梯度掺杂的配置，其从漏极区到体区垂直下降，并且/或者从台面边缘到台面中心横向变化。在另一个实现中，漂移区具有基本不变的掺杂配置。在示范性实现中，掺杂配置基本上处于每立方厘米从1.00E+14到8.00E+17的范围内。体区225可以是p型轻度或中度掺杂(P-，P)半导体，诸如，掺杂硼的硅。栅极区215可以是n型重掺杂(N+)半导体，诸如掺杂磷的多晶硅。栅极绝缘区220可以是二氧化硅(SiO2)。
图4中示出了在栅极区和漏极区之间的台面宽度为0.3μm且栅极绝缘体厚度为0.4μm的示范性TMOSFET的横截面视图。类似地，图5中示出了依据常规工艺的在栅极区和漏极区之间的台面宽度为0.3μm且栅极绝缘体厚度为0.05μm的示范性TMOSFET的横截面视图。而且，在图6中对图4中沿切线AA’的掺杂配置和图5中沿切线BB’的掺杂配置进行了比较。
当栅极区215相对于源极/体区210/215的电位提高到装置200的阈值电压以上时，在体区225中沿栅极绝缘区220的外围感生出导电沟道。TMOSFET200于是将在漏极区235和源极区210之间传导电流。因此，该装置处于其导通状态。
当体区的台面宽度为量子阱尺寸的数量级时，在导通状态下，台面中的体区将被具有适当迁移率(decentmobility)的高密度(1e18cm-3-1e20cm-3)的电子充满(flood)，这归因于反向硅接口(invertedsiliconinterface)。在导通状态下，体区中发生了二维电子气(2DEG)的形成，并且，在薄的台面结构中的外围层中发生了存储层的形成，这归因于栅-漏极区边缘电场(fringingfield)。体区可以较低的浓度掺杂，因此，降低了在导通状态下该区中关于载流子运动的电离型杂质散射的效应。在导通状态下，在薄台面中体区的Si-SiO2接口处形成的三角型量子阱以高密度电子充满体区。在图7中对在导通状态下在图4中沿切线AA’和在图5中沿切线BB’的电子浓度(VGS＝10V)进行了比较。
当栅极区215的电位下降到阈值电压以下时，不再感生出沟道。结果，施加在漏极区235和源极区210之间的电势将不会导致任何明显的电流流过装置200。相应地，装置200处于关断状态下，并且在栅漏极场的辅助下由体区225和漏极区235形成的结，提供了施加到源极和漏极之间的电压。
在关断状态下，在栅极和漏极区之间存在的电压导致了沿栅极区和漏极区之间的栅极绝缘体的厚部的垂直电场。这个垂直电场在特定的横向距离“L”之内衰减至相当小的值，超过栅极区的横向边缘。在距栅极边缘特定横向距离“L”之内电场衰减的值取决于该区中存在的材料。针对给定的装置200，有利地选定栅极区215、漂移区230和漏极区235的位置和大小，使得由于栅极和漏极之间存在的电压产生的垂直电场的值，在台面漂移区230中较大。在台面区中栅-漏电场的横向分量帮助消耗在那里存在的电荷，并因此提供了场感生的在台面中的有效电荷减少，正如在图8中示范性TMOSFET(图4)的击穿条件下通过总电场矢量所说明的。针对给定的击穿电压，在台面的狭窄宽度内栅-漏电场感生的有效电荷降低使得在漂移区中的掺杂浓度能够被提高。只要台面为量子阱尺寸的数量级，并且足够靠近在横向方向上场没有显著衰减的区中的栅-漏电容边缘，栅-漏极垂直场被有效地横向转移到硅中。
现在参考图9，对在击穿条件下图4中沿切线AA’以及图5中沿切线BB’的电势降进行了对比。具有0.3μm台面宽度的示范性TMOSFET的击穿电压大致为19V，而具有相同掺杂配置的常规TMOSFET具有较低的击穿电压，大致为16V。正如从图10所见，其给出了作为沿切线AA’(图4)和BB’(图5)的装置深度(以微米为单位)的函数的电场，在漂移区之间支持大部分电压。在该结构中体区支持非常小的电压，或几乎不支持电压，这是毫无意义的。正如在图9和图10中所示出的，大部分电压可由漂移区支持，并且峰值电场的更多部分处于朝向厚氧化物底部的平面。图11分别示出了示范性TMOSFET(图4)和常规TMOSFET(图5)的关断状态的漏-源极电压VDS和电流IDS曲线A和B。图12分别示出了示范性TMOSFET(图4)和常规TMOSFET(图5)的栅极电荷波形。图13对示范性TMOSFET(图4)和依据常规工艺的TMOSFET(图5)的漂移区掺杂、击穿电压和特定导通状态电阻进行了比较。
现在参考图14A至图14C，示出了依据本技术内容的一个实施例，制作沟槽式金属氧化物半导体场效应晶体管(TMOSFET)的方法。在图15A至图15J中说明的依据本技术内容的一个实施例的制作TMOSFET的方法。如在图14A和图15A中所描述的，该处理开始于1402，对半导体圆晶基板1502进行不同的初始处理，诸如清洁、沉积、掺杂、蚀刻和/或类似处理。基板是用第一类型掺杂剂相对重掺杂的半导体。该半导体基板形成了漏极区。在一个实现中，漏极区可以是掺杂磷的硅(N+)。
在1404处，在圆晶基板1502上形成第一半导体层1504。在一个实现中，半导体层被外延沉积在基板上。在一个实现中，外延沉积的第一半导体层包括轻掺杂磷的硅(N-)。外延沉积的硅可通过将期望的杂质(诸如磷)引入反应室来进行掺杂。在一个实现中，外延层被沉积成具有分段的掺杂配置，其中，从圆晶基板到外延层表面掺杂浓度降低。
在1406处，光阻材料被沉积并通过任意众所周知的光刻处理进行图案化，以形成栅极沟槽掩膜。现在参考图15B，在1408处，通过任意众所周知的各向同性蚀刻方法来蚀刻第一半导体层的暴露部分。在一个实现中，离子蚀刻剂与阻挡层、牺牲氧化层(sacrificialoxidelayer)和通过图案化的抗蚀层暴露的第一半导体层相互作用。多个沟槽被形成为具有在沟槽之间沉积的多个台面1508，其中，台面的宽度为后续处理中形成的栅极绝缘区和台面之间的接口处的量子阱尺寸的数量级。在一个实现中，台面的宽度为大致0.03至1.0μm。在1410处，利用适当的抗蚀剂剥离剂(resiststripper)或抗蚀剂灰化处理(resistashingprocess)，除去栅极沟槽掩膜。
现在参考图15C，在1412处，形成厚的电介质层1512。在一个实现中，通过任意众所周知的方法，诸如化学蒸汽沉积(CVD)来沉积保形二氧化硅层。电介质层被沉积为具有大致0.1至4.0μm的厚度。
参考图15C，在1414处，在厚电介质层上形成阻挡层1514，并且填满沟槽。现在参考图15D，在1416处，通过使用化学机械抛光(CMP)或任意其它众所周知的平坦化方法使圆晶平坦化，将阻挡层1514和厚电介质层1512的一部分向下去除到台面1508的上表面。现在参考15E，在1418处，对厚电介质层的剩余部分进行回蚀形成沟槽，直到在沟槽的底部处剩下厚电介质层的期望量。在一个实现中，厚电介质层被回蚀形成沟槽，直到在沟槽底部剩余大约0.14至4.0μm。
现在参考图15F，在1420处，在台面上形成第一薄电介质层1520。在一个实现中，通过使第一半导体层的台面表面氧化以形成二氧化硅层，来形成薄电介质层。
在1424处，形成第二半导体层1524。在一个实现中，通过诸如硅烷(SiH4)分解的方法来将多晶硅层保形沉积在圆晶上，填满沟槽。在一个实现中，多晶硅可被掺杂以n型杂质，诸如磷或砷。在一个实现中，可通过在沉积处理中引入杂质来掺杂多晶硅。现在参考图14C和图15G，在1426处执行回蚀处理以除去多余的第二半导体层和在圆晶表面上的薄电介质层。除去多余的第二半导体层和在圆晶表面上的薄电介质层，形成栅极区1526，以及在栅极区和台面之间的栅极绝缘区的薄部分1527。在一个实现中，通过湿蚀刻处理或类似处理选择性地除去多余的第二半导体和薄电介质层。在一个实现中，在用于部分回蚀第二半导体层直至沟槽中的第一蚀刻处理过程中，台面1508顶部上的薄电介质层的部分可被用作硬掩膜。然后第二蚀刻处理可除去在台面顶部上的薄电介质层。
现在参考图15H，在1428处，台面1508的第一部分和栅极区1526掺杂第二掺杂剂类型，掺杂到第一深度成为相对中等或轻掺杂浓度。外延沉积的半导体层的暴露部分被掺杂，以形成在多个台面中深度与栅极区基本相同的体区1529。在一个实现中，掺杂处理在台面中注入了p型杂质，诸如硼。可利用高温热循环来灌输(drivein)体区掺杂。因此，外延沉积半导体层1528的下部在漏极区1502和体区1529之间形成轻掺杂型漂移区。还应注意的是，栅极区1524的掺杂基本保持了掺杂第一掺杂剂类型的中等至较高的掺杂。
现在参考图15I，在1430处，将台面1508的第二部分和栅极区掺杂第一掺杂剂类型，掺杂到第二深度并达到相对高的掺杂浓度，以形成源极区1530。第二掺杂深度小于第一掺杂深度。在一个实现中，掺杂处理包括将n型杂质(诸如磷或砷)重注入多个台面中。可利用高温热循环以激励和/或灌输源极区掺杂。现在参考图15J，在1432处，形成第二薄电介质层1532。在一个实现中，通过使台面表面和栅极区氧化以形成二氧化硅层，来形成薄电介质。
在1436处，通过不同的其它处理继续制作过程。这些不同处理典型地包括蚀刻、沉积、掺杂、清洁、退火、钝化、裂开和/或类似处理。这些附加的处理例如形成了源极/体接触点开口、源极/体接触点、栅极接触点开口、栅极接触点、漏极接触点、钝化层、通路孔、相互连接、终止结构、外围结构和/或类似结构。
本技术内容的实施例通过利用边缘栅漏极电场，有利地获得了较低的导通状态电阻。利用比平面型p-n结理论所预测的更少的p-n结击穿电压退化(degradation)，可有利地提高台面中的漂移区的掺杂浓度。台面中的p-n结的击穿电压与台面中的掺杂剂之间的关系可有利地由台面宽度来控制。此外，在关断状态下栅极和漏极之间的边缘场有助于耗尽台面中的漂移区电荷，使得对于给定的击穿电压，漂移区中掺杂可更高。而且，在栅极和漏极之间的栅极绝缘体的厚度提供了基本上不变的击穿电压，甚至提供了提高的漂移区掺杂浓度，而不会添加额外的栅极电荷，这导致了低的导通电阻与栅极电荷的乘积。
为了说明和描述的目的提供了对本技术内容的特定实施例的前述说明。它们并非意图为排他性的或者将本发明限制在所揭示的准确形式中，而是，按照以上所教授的内容还明显可能有许多修正和变形。这些实施例被选出并进行描述是为了最佳地解释本技术内容的原理及其实际应用，从而使本领域其它技术人员能够最佳地利用本技术内容和具有适合于实际打算应用的各种变化的各种实施例。其意图通过随附的权利要求书和它们的等同物来限定本发明的保护范围。在此描述的所有元件、部分和步骤都优选地被包括在内。应该理解的是，这些元件、部分和步骤中的任一项都可由其它元件、部分和步骤替换，或全部一起被删除，这对于本领域技术人员来说将是显而易见的。
概念：
本文至少揭示了以下概念：
概念1.一种沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，包括：
漏极区；
多个栅极区，沉积在所述漏极区上方；
多个漂移区，沉积在所述多个栅极区之间并在所述漏极区上方的台面中；
多个体区，沉积在所述台面中、在漂移区上方，并且与栅极区相邻；
多个源极区，沉积在所述台面中并在所述体区上方；
多个栅极绝缘区，沉积在所述栅极区与源极区、体区、漂移区和漏极区之间；
其中，所述台面的宽度为大致0.03至1.0微米(μm)；并且
其中，在栅极区和漏极区之间的栅极绝缘区的厚度为大致0.1至4.0微米(μm)。
概念2.如概念1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，所述漂移区包括梯度掺杂配置，这种梯度掺杂配置从漏极区到多个体区垂直下将，或者从台面边缘到台面中心横向变化。
概念3.如概念1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，使用漏极区在台面中形成p-n结。
概念4.如概念1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，所述源极区和体区被耦接到基本上相同的电位。
概念5.如概念1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，利用比通过平面型p-n结理论所预测的更少的p-n结击穿电压衰减，可提高漂移区的掺杂。
概念6.如概念1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，在台面中p-n结的击穿电压与台面中的掺杂之间的关系通过台面的宽度来控制。
概念7.如概念1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，在关断状态下栅极区与漏极区之间的边缘场有助于耗尽台面中的漂移区电荷，这使得对于基本不变的击穿电压在漂移区中具有更高的掺杂。
概念8.如概念1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，所述栅极区和所述漏极区之间的栅极绝缘区的厚度提供基本不变的击穿电压，甚至提供了提高的漂移区掺杂浓度，而不添加额外的栅极电荷，这导致了低导通电阻与栅极电荷乘积。
概念9.如概念1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中：
所述漏极区包括n型重掺杂半导体；
所述栅极区包括n型掺杂半导体；
所述漂移区包括n型轻掺杂半导体；
所述体区包括p型中度掺杂半导体；以及
所述多个源极区包括n型重掺杂半导体。
概念10.如概念1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中：
所述漏极区包括n型重掺杂半导体；
所述栅极区包括n型掺杂半导体；
所述漂移区包括从所述体区到所述漏极区轻至中度n型掺杂半导体；
所述体区包括p型中度掺杂半导体；以及
所述多个源极区包括n型重掺杂半导体。
概念11.如概念1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，所述栅极绝缘区包括氧化物。
概念12.一种沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，包括：
漏极区；
多个台面，分别包括在多个栅极区之间沉积的漂移区和体区，其中，所述台面的宽度为在栅极绝缘区和所述体区之间的接口处的量子阱尺寸的数量级；以及
在所述栅极区与所述体区、漂移区和漏极区之间沉积的多个栅极绝缘区，其中，所述栅极区与所述漏极区之间的栅极绝缘区的厚度导致在关断状态下栅极到漏极电场在所述漂移区中基本为横向的。
概念13.如概念12所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，所述栅极绝缘区包括氧化物。
概念14.如概念12所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中：
所述漏极区包括重掺杂磷或砷的硅；
所述漂移区包括轻或中度掺杂磷或砷的硅；并且
所述体区包括轻或中度掺杂硼的硅。
概念15.如概念13所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，所述漂移区包括从所述漏极区到所述多个体区下降的梯度掺杂配置。
概念16.如概念14所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，所述漂移区的掺杂浓度为大致每立方厘米5.00E+14至8.00E+17。
概念17.如概念16所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中所述台面的宽度为大致0.03至2.0微米(μm)。
概念18.如概念17所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，在所述栅极区和所述漏极区之间的所述栅极绝缘区的厚度为大致0.1至4.0微米(μm)。
概念19.如概念18所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，击穿电压为大致15V至55V。
概念20.如概念18所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中导通状态电阻为大致每平方毫米2至9毫欧(mohm.mm2)。

Claims (13)

1.一种沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，包括：
漏极区；
多个台面，分别包括在多个栅极区之间沉积的漂移区和体区，其中，所述漂移区的掺杂浓度为每立方厘米5.00E+14至8.00E+17；以及
多个栅极绝缘区，包括：沉积在所述栅极区与所述体区之间的薄部，和沉积在所述栅极区和所述漂移区之间并且在所述栅极区和所述漏极区之间的厚部；
其中，所述台面的宽度为在栅极绝缘区和所述体区之间的接口处的量子阱尺寸的数量级，使得所述体区在导通状态下充满具有浓度为每立方厘米1E+18至1E+20的电子，并且
其中，所述栅极区与所述漏极区之间的栅极绝缘区具有的厚度使得在关断状态下栅极到漏极电场在所述漂移区中为横向的。
2.如权利要求1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，所述栅极绝缘区包括氧化物。
3.如权利要求2所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中：
所述漏极区包括n型重掺杂半导体；
所述漂移区包括n型轻掺杂半导体；并且
所述体区包括p型中度掺杂半导体。
4.如权利要求1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，所述漂移区包括从所述漏极区到所述多个体区下降的梯度掺杂配置。
5.如权利要求1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中所述台面的宽度为0.03至2.0微米(μm)。
6.如权利要求1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，在所述栅极区和所述漏极区之间的所述栅极绝缘区的厚度为0.1至4.0微米(μm)。
7.如权利要求1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，击穿电压为15V至55V。
8.如权利要求1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中导通状态电阻为每平方毫米2至9毫欧(mohm.mm2)。
9.如权利要求1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，所述台面的宽度为0.03至1.0微米(μm)；并且在所述栅极区和所述漏极区之间的所述栅极绝缘区的厚度为0.1至4.0微米(μm)。
10.如权利要求1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，所述漂移区包括从每个台面的边缘到每个台面的中心横向变化的梯度掺杂配置。
11.如权利要求1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，在关断状态下所述栅极区和所述漏极区之间的边缘场有助于耗尽所述台面中的漂移区电荷，这使得针对不变的击穿电压，在所述漂移区中的掺杂更高。
12.如权利要求1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，所述栅极区和所述漏极区之间的栅极绝缘区厚度提供不变的击穿电压，提供了提高的漂移区掺杂浓度，而不添加额外的栅极电荷。
13.如权利要求1所述的沟槽式金属氧化物半导体场效应晶体管(TMOSFET)，其中，所述体区沉积在与相邻的栅极区相同的深度。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530901B2 (en) * 2012-01-31 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Decoupling finFET capacitors
US9853140B2 (en) 2012-12-31 2017-12-26 Vishay-Siliconix Adaptive charge balanced MOSFET techniques
JP6873937B2 (ja) * 2018-02-20 2021-05-19 株式会社東芝 半導体装置
KR200494131Y1 (ko) 2020-10-29 2021-08-10 (주)동광전기 활선작업용 전선커버기구
CN113437137A (zh) * 2021-08-09 2021-09-24 无锡新洁能股份有限公司 快恢复功率mosfet及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
CN101663760A (zh) * 2007-04-03 2010-03-03 威世硅尼克斯公司 自对准的沟槽型金属氧化物半导体场效应晶体管及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB926821A (en) 1958-09-24 1963-05-22 Continental Oil Co Underground disposal of radioactive liquids or slurries
US5164325A (en) 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
US5648288A (en) 1992-03-20 1997-07-15 Siliconix Incorporated Threshold adjustment in field effect semiconductor devices
US5910669A (en) 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5558313A (en) 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
US5592005A (en) 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
US5750416A (en) 1995-04-07 1998-05-12 Siliconix Incorporated Method of forming a lateral field effect transistor having reduced drain-to-source on-resistance
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
US6090716A (en) 1996-12-17 2000-07-18 Siliconix Incorporated Method of fabricating a field effect transistor
US6072216A (en) 1998-05-01 2000-06-06 Siliconix Incorporated Vertical DMOS field effect transistor with conformal buried layer for reduced on-resistance
US7084456B2 (en) * 1999-05-25 2006-08-01 Advanced Analogic Technologies, Inc. Trench MOSFET with recessed clamping diode using graded doping
US6696726B1 (en) 2000-08-16 2004-02-24 Fairchild Semiconductor Corporation Vertical MOSFET with ultra-low resistance and low gate charge
JP3973395B2 (ja) * 2001-10-16 2007-09-12 株式会社豊田中央研究所 半導体装置とその製造方法
GB0327793D0 (en) * 2003-11-29 2003-12-31 Koninkl Philips Electronics Nv Trench mosfet
US7279743B2 (en) 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
US6906380B1 (en) 2004-05-13 2005-06-14 Vishay-Siliconix Drain side gate trench metal-oxide-semiconductor field effect transistor
US8183629B2 (en) 2004-05-13 2012-05-22 Vishay-Siliconix Stacked trench metal-oxide-semiconductor field effect transistor device
JP2006128506A (ja) 2004-10-29 2006-05-18 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2006237066A (ja) 2005-02-22 2006-09-07 Toshiba Corp 半導体装置
TWI489557B (zh) 2005-12-22 2015-06-21 Vishay Siliconix 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體
CN101536164B (zh) * 2006-09-27 2012-06-20 巨能半导体股份有限公司 具有凹陷场板的功率金属氧化物半导体场效应晶体管
KR101452949B1 (ko) * 2007-01-09 2014-10-21 맥스파워 세미컨덕터 인크. 반도체 디바이스와 이를 제조하는 방법
US7615847B2 (en) 2007-03-23 2009-11-10 Infineon Technologies Austria Ag Method for producing a semiconductor component
US8269263B2 (en) 2008-05-12 2012-09-18 Vishay-Siliconix High current density power field effect transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
CN101663760A (zh) * 2007-04-03 2010-03-03 威世硅尼克斯公司 自对准的沟槽型金属氧化物半导体场效应晶体管及其制造方法

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