CN102682849A

CN102682849A - 半导体装置及其操作方法

Info

Publication number: CN102682849A
Application number: CN2012100414648A
Authority: CN
Inventors: 兼松成; 柳泽佑辉; 岩崎松夫
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2011-02-21
Filing date: 2012-02-21
Publication date: 2012-09-19
Also published as: US20120212992A1; JP2012174863A; US8797782B2

Abstract

本发明提供了一种半导体装置以及这种半导体装置的操作方法，所述操作方法包括：设置一个以上存储元件，每个所述存储元件包括第一半导体层、第二半导体层和第三半导体层、介电膜和导电膜、第一电极、第二电极以及第三电极；并且对一个以上存储元件中的待驱动的存储元件进行信息写入操作。通过在第二电极和第三电极之间施加等于或大于预定阈值的电压，使介电膜的至少一部分发生介质击穿而使电流在导电膜和第三半导体层间流过，从而在第二半导体层和第三半导体层之间的区域中形成作为将这些半导体层电连接的导电通路的丝，从而进行所述写入操作。本发明可减小所述半导体装置的面积。

Description

半导体装置及其操作方法

相关申请的交叉引用

本申请包含与2011年2月21日向日本专利局提交的日本专利申请JP2011-34796中公开的相关主题并要求其优先权，将其全部内容通过引用并入此处。

技术领域

本发明涉及一种具有适于用作一次可编程(One-time Programmable，OTP)元件的存储元件的半导体装置以及这种半导体装置的操作方法。

背景技术

OTP元件是即便在切断装置电源时仍可保存信息的非易失性存储元件，并且已有人提议了一些结构，诸如熔丝型、反熔丝型等。

在熔丝型OTP元件中，例如，通过对由多晶硅等制成的电阻元件提供大电流而使电阻熔断，使两个电极间由短接(短路)状态变为断开(开路)状态，从而进行信息写入操作。另一方面，在反熔丝型OTP元件中，例如，通过对金属氧化物半导体(MOS)型电容元件施加等于或大于介质电压的电压，导致介电膜发生介质击穿，于是使两个电极间的状态由开路状态变为短路状态。换言之，在该反熔丝型OTP元件中，通过使两个电极间的状态由开路状态变为短路状态，从而进行信息写入操作。

而且，例如，日本未经审查的专利申请(PCT申请的公开日文译文)JP2006-510203号公报提出了利用与上述技术不同的技术的反熔丝型OTP元件。

发明内容

上述日本未经审查的专利申请JP 2006-510203号公报中的OTP元件利用了MOS晶体管中的骤回崩溃现象(snapback phenomenon)。所述骤回崩溃现象为这样的现象，其中，当通过将预定电压(栅极电压)施加给栅极而使晶体管处于导通状态并然后使栅极电压下降时，强制产生了强夹断，并且以低于一般MOS晶体管的耐压的电压而使大电流流过源极和漏极之间。在日本未经审查的专利申请JP 2006-510203号公报中的OTP元件中，在发生该骤回崩溃现象时流过的大电流会破坏PN结，结果，在源极和漏极之间发生短路。换言之，以类似于上述普通的反熔丝型OTP元件的方式，通过使两个电极间的状态由开路状态变为短路状态，在该OTP元件中进行信息写入操作。

顺便提及，在上述典型的熔丝型OTP元件中，在写入操作时为了熔断电阻，要求提供大电流。因此，需要有允许大电流流过的电流容量高的晶体管以及足够宽以通过大电流的布线，从而使包括用于写入操作的外围部分在内的整个电路的面积增大。此外，需要使OTP元件自身相比于普通晶体管的元件尺寸大，这样，当存储装置中的位数增加时，还导致关于面积方面的缺点。

另一方面，在上述典型的反熔丝型OTP元件中，需要施加高电压以使介电膜发生介质击穿。高电压处于超过了使用介电膜作为栅极绝缘膜的普通MOS晶体管的耐压的等级，于是，期望提供耐压更高的晶体管以便对OTP元件进行写入操作。因此，仍然会导致存储装置的面积增大，或者导致制造工艺的增加。

相比之下，在上述日本未经审查的专利申请JP 2006-510203号公报中的OTP元件中，因为PN结被发生骤回崩溃现象时流过的大电流破坏，故大电流还流入晶体管(选择晶体管)以选择待驱动(作为写入操作对象)的OTP元件。这里，在这种技术中，如前所述，通过降低OTP元件的栅极电压而使其中电流流入OTP元件和选择晶体管的状态(导通状态)变为骤回崩溃模式，从而使大电流流过。因此，存在这样的担忧，即，当最初导通状态时的选择晶体管的电阻值大时，OTP元件的两端间的电压由于电压降而降低。因此，在选择晶体管中，期望例如通过对沟道区设有大的宽度(栅极宽度)而降低电阻值。这会导致选择晶体管的元件尺寸增大。

此外，该选择晶体管用于在写入操作以后的读出操作时选择作为读出对象的OTP元件，于是，不允许在写入操作时损坏选择晶体管。因此，期望选择晶体管具有足够高的电流容量，以便在导通状态下允许在写入操作时流过的电流充分通过，并且考虑到这一点，也期望使选择晶体管的元件尺寸大于OTP元件。

因此，在日本未经审查的专利申请JP 2006-510203号公报中的OTP元件中，虽然可使OTP元件的元件尺寸与普通的MOS晶体管大致相同，但用来与OTP元件配对的选择晶体管的元件尺寸大于OTP元件。结果，每个位的存储单元(所谓的“1T1R”型存储单元)整体上导致了元件面积的增加。

这样，在具有典型的存储元件(OTP元件)的半导体装置中，难以减小面积，并且期望提供一种技术以改善这种状况。

因此，期望提供可减小面积的半导体装置及其操作方法。

根据本发明的一个实施方式，提供了一种半导体装置的操作方法，所述方法包括：设置一个以上存储元件，每个所述存储元件包括第一导电型的第一半导体层、在所述第一半导体层中彼此隔离地布置的第二导电型的第二半导体层和第三半导体层、设在所述第一半导体层上的对应于所述第二半导体层和所述第三半导体层之间的部分的区域中的下层侧的介电膜和上层侧的导电膜、与所述第二半导体层电连接的第一电极、与所述第三半导体层电连接的第二电极以及与所述导电膜电连接的第三电极；并且对一个以上存储元件中的待驱动的存储元件进行信息写入操作。通过在所述第二电极和所述第三电极之间施加等于或大于预定阈值的电压，使所述介电膜的至少一部分发生介质击穿而使电流在所述导电膜和所述第三半导体层间流过，从而在所述第二半导体层和所述第三半导体层之间的区域中形成作为将第二半导体层和第三半导体层电连接的导电通路的丝，从而进行所述写入操作。

在上述实施方式的操作方法中，通过在所述第二电极和所述第三电极之间施加等于或大于所述预定阈值的电压，使所述介电膜的至少一部分发生介质击穿而使电流在所述导电膜和所述第三半导体层之间流过，从而在所述第二半导体层和所述第三半导体层之间的区域中形成所述丝，从而对一个以上存储元件中的所述待驱动的存储元件进行所述信息写入操作。这样，不须使所述存储元件具有高耐压或者当写入操作时使大电流流过，便可实现所述写入操作。

根据本发明的另一实施方式，提供了一种包括一个以上存储元件的半导体装置。所述一个以上存储元件每个都包括：第一导电型的第一半导体层；第二导电型的第二半导体层和第三半导体层，它们彼此隔离地布置于所述第一半导体层中；下层侧的介电膜和上层侧的导电膜，它们设置于所述第一半导体层上的对应于所述第二半导体层和所述第三半导体层之间的部分的区域中；第一电极，其电连接于所述第二半导体层；第二电极，其电连接于所述第三半导体层；以及第三电极，其电连接于所述导电膜。在所述一个以上存储元件中的至少一部分存储元件中，所述介电膜的至少一部分发生介质击穿，并且在所述第二半导体层和所述第三半导体层之间的区域中，形成有作为将第二半导体层和第三半导体层电连接的导电通路的丝。

在上述实施方式的半导体装置中，在所述一个以上存储元件中的至少一部分存储元件中，所述介电膜的至少一部分发生介质击穿，并且在所述第二半导体层和所述第三半导体层之间的区域中形成有所述丝。这样，在对应于所述信息写入操作后的所述存储元件中的这部分存储元件中，不须使所述存储元件具有高耐压或者在写入操作时使大电流流过，便可实现所述写入操作。

根据上述实施方式的操作方法，通过在所述第二电极和所述第三电极之间施加等于或大于所述预定阈值的电压，使所述介电膜的至少一部分发生介质击穿而使电流在所述导电膜和所述第三半导体层之间流过，从而在所述第二半导体层和所述第三半导体层之间的区域中形成所述丝，从而对所述一个以上存储元件中的所述待驱动的存储元件进行所述写入操作。因此，不须使所述存储元件具有高耐压或者在写入操作时使大电流流过，便可实现所述写入操作。因此，可减小所述半导体装置的面积。

根据上述实施方式的半导体装置，在所述一个以上存储元件中的至少一部分存储元件中，所述介电膜的至少一部分发生介质击穿，并且在所述第二半导体层和所述第三半导体层之间的区域中形成有所述丝。因此，不须使所述存储元件具有高耐压或者在写入操作时使大电流流过，便可在这部分存储元件中实现所述写入操作。因此，可减小所述半导体装置的面积。

应当理解，以上一般性描述和以下具体描述都是示例性的，并且旨在为所要求保护的发明作出进一步说明。

附图说明

本申请包括附图以便于人们进一步理解本发明，且使附图并入而构成本申请文件的一部分。附图图示了各实施方式，并且与申请文件一起用于说明本发明的原理。

图1为表示本发明的一个实施方式的半导体装置(存储装置)的配置例的框图。

图2为表示图1中所示的存储单元的配置例的电路图。

图3A和图3B各为表示图2中所示的存储元件的配置例(写入操作前和写入操作后)的示意横截面图。

图4为表示比较例的存储装置中的存储单元的配置的电路图。

图5为用于解释图4中所示的存储单元的写入方法的特性图。

图6A和图6B各为表示变型例1的存储元件的配置例(写入操作前和写入操作后)的示意横截面图。

图7为表示根据变型例1的实施例的存储元件(写入操作前和写入操作后)的电气特性的特性图。

图8A和图8B分别为表示根据实施例的存储元件在写入操作前和写入操作后的状态下的横截面照片的图。

图9为表示在图8B所示的写入操作后的存储元件的各电极之间的区域中的元素分析结果的例子的特性图。

图10为表示根据变型例2的存储元件和选择晶体管的概略配置例的示意平面图。

图11A和图11B各为表示图10所示的存储元件和选择晶体管的配置例(写入操作前和写入操作后)的示意横截面图。

图12为表示变型例3的存储单元的配置例的电路图。

具体实施方式

下面，参照附图详述本发明的实施方式。顺便提及，以下列顺序进行说明。

1.实施方式(基本配置例：NMOS晶体管结构)

2.变型例

变型例1(设有硅化物层的例子)

变型例2(一体地形成有存储元件和选择晶体管的例子)

变型例3(设有用于控制存储元件的导电膜电位的控制晶体管的例子)

其他变型例

(实施方式)

[存储装置1的配置]

图1为本发明的一个实施方式的半导体装置(存储装置1)的框图。存储装置1为这样的存储装置(所谓的OTP ROM(只读存储器))，其中，只可写入一次信息(数据)，而从该存储装置中可多次读出写入信息，但禁止删除所述信息。该存储装置1包括：具有一个以上存储单元20的存储阵列2、字线驱动部31以及位线驱动部/读出放大器(sense amplifier)32。其中，字线驱动部31和位线驱动部/读出放大器32对应于本发明的前述实施方式的“驱动部”(写入操作部、编程操作部)的具体例子。

字线驱动部31将预定电位(后述的字线电位)施加给以行方向平行布置的两个以上字线WL1～WLm(这里，字线数为m(m：不小于2的整数))。

位线驱动部/读出放大器32将预定电位(后述的用于写入操作的电压)施加给以列方向平行布置的两个以上位线BL1～BLm(位线数为m)。于是，将预定电压V1施加给存储单元20中的如后所述的存储元件21，从而进行如后所述的信息写入操作。该位线驱动部/读出放大器32还具有以下功能，即，通过上述m个位线BL1～BLm进行从每个存储单元20读出信息的操作并在内部读出放大器中进行预定的信号放大处理。注意，下面视情况而将位线BL1～BLm总称为位线BL。

这样，字线驱动部31和位线驱动部/读出放大器32从存储阵列2的存储单元20中选择待驱动(作为操作对象)的存储单元20，并且选择性地进行写入或读出信息的操作。

[存储阵列2的配置]

在存储阵列2中，如图1所示，存储单元20以行列状(以矩阵形式)布置。图2表示存储单元20的电路配置例。在该存储阵列2中，为每个存储单元20连接有一个字线WL和一个位线BL。

此外，每个存储单元20具有一个存储元件21和一个选择晶体管22，并且为所谓的“1T1R”型电路配置。在该存储单元20中，字线WL连接于选择晶体管22的栅极。位线BL连接于选择晶体管22的源极和漏极之一，而所述源极和漏极中的另一个连接于存储元件21中的后述的电极215B(这里为漏极)。而且，存储元件21中的后述的电极215A(这里为源极)连接至地(接地)GND，且电极215C(栅极)设定在预定电位(后述的栅极电位Vg)。换言之，在该存储单元20中，一个存储元件21和一个选择晶体管22在位线BL和地GND之间彼此串联连接。

选择晶体管22是用于选择待驱动的存储元件21(作为写入操作对象或读出操作对象)的晶体管，并且例如是MOS(金属氧化物半导体)晶体管。然而，选择晶体管22不限于此，并且可使用具备其他构造的晶体管。

[存储元件21]

存储元件21为通过如后所述的写入操作来存储信息的元件，并且是在后面详述的所谓的反熔丝型OTP元件。图3A和图3B各示意性地表示了该存储元件21的横截面配置例，且图3A表示后述的写入操作前的横截面配置例，而图3B表示该写入操作后的横截面配置例。

如图3A所示，写入操作前的存储元件21具有层叠结构，该层叠结构包括：半导体层211P、212N、213N；三个电极215A、215B、215C；绝缘层214；介电膜216；以及导电膜217。注意，图3A和图3B(后述的图6A和图6B以及图11A和图11B)中省略了对电极215C的图示。

半导体层211P(第一半导体层)例如形成半导体基板，并且为P型(第一导电型)半导体层。该半导体层211P例如由在硅(Si)中掺杂有诸如硼(B)等杂质的半导体材料制成。

半导体层212N(第二半导体层)和半导体层213N(第三半导体层)在半导体层211P中以预定间隔而彼此隔离地布置，并且各由N型(第二导电型)半导体层构成(形成所谓的N+层)。这些半导体层212N、213N各由在Si中掺杂有例如砷(As)或磷(P)等杂质的半导体材料制成，并且每个的厚度都约为50～200nm。通过基于后述的自对准(自对准型)的技术或使用诸如预设的光致抗蚀剂或氧化物膜等掩模图形的技术，可容易地在半导体层211P的区域中形成所述半导体层212N、213N。这里，期望这些半导体层212N、213N之间的距离尽可能地短(例如约为50～200nm)，这是因为这样可实现元件尺寸小的存储元件21。

在半导体层211P上，在对应于半导体层212N和半导体层213N之间的部分的区域(这里为半导体层212N和半导体层213N之间的区域和这些半导体层212N、213N中的一部分区域)中设有介电膜216。该介电膜216例如由诸如氧化硅(SiO₂)等与MOS晶体管中的一般栅极绝缘膜类似的绝缘材料(介电体)制成，并且厚度约为几nm～20nm。

在形成有介电膜216的区域上设有导电膜217，这形成了包括下层侧的介电膜216和上层侧的导电膜217的层叠结构。该导电膜217例如由诸如多晶硅或金属硅化物的导电材料制成，并且厚度约为50nm～500nm。

设有绝缘层214以覆盖半导体层212N、213N和导电膜217。该绝缘层214例如由诸如SiO₂或氮化硅(SiN_X)的绝缘材料制成，并且厚度约为50nm～1000nm。

在半导体层212N上，在绝缘层214中，电极215A(第一电极)设置为电连接于半导体层212N，这样可将预定电位(这里为源极电位)施加给半导体层212N。而且，在半导体层213N上，在绝缘层214中，电极215B(第二电极)设置为电连接于半导体层213N，这样可将预定电位(这里为漏极电位)施加给半导体层213N。例如，这些电极215A、215B各由诸如包括钨(W)、铝(Al)等金属的导电材料制成。

设有电极215C以电连接于导电膜217，这样可将预定电位(后述的栅极电位Vg)施加给导电膜217。注意，这里存储元件21的栅极长度规定了彼此隔离的半导体层212N和半导体层213N之间的距离，但该栅极长度可不设定在作为MOS晶体管的最小值(由额定值等确定的值)。换言之，只要半导体层212N和半导体层213N彼此隔离，则栅极长度可不必形成在作为MOS晶体管的栅极长度最小值以下。

另一方面，如图3B所示，在写入操作后的存储元件21中，不仅有上述的半导体层211P、半导体层212N、半导体层213N、电极215A、电极215B、电极215C、绝缘层214、介电膜216以及导电膜217，还形成有后述的丝210(导电路径部)。

该丝210经由半导体层211P而形成于半导体层212N和半导体层213N之间的区域中，且如后详述，丝210用作将这些半导体层212N、213N(电极215A、215B)彼此电连接的导电通路(导电路径)。换言之，在如该图3B所示的存储元件21中，在半导体层212N、213N之间通过丝210而造成具有预定电阻值(由电阻成分造成)的短路(处于短路状态)。当将等于或大于预定阈值的电压V1施加于电极215B和电极215C之间时(参照图2)，构成电极215A的导电成分和/或构成电极215B的导电成分通过迁移而移动，从而形成所述丝210。注意，在后面详述所述丝210的形成原理。

顺便提及，通过利用与形成典型的MOS晶体管的工艺类似的技术(例如通过使用MOS晶体管的栅极作为掩模而形成自对准的源极/漏极的工艺)，可容易地形成图3A所示的存储元件21的结构。在此情况中，可实现所述结构，并使彼此隔离的半导体层212N和半导体层213N之间的距离窄，且对尺寸的可控性良好。

[存储装置1的操作和效果]

[1.基本操作]

在该存储装置1中，如图1和图2所示，字线驱动部31将预定电位(字线电位)施加给m个字线WL1～WLm。而且，与之关联地，位线驱动部/读出放大器32将预定电位(用于写入操作的电压)施加给m个位线BL1～BLm。因此，从存储阵列2的存储单元20中选择待驱动(作为写入操作对象)的存储单元20，并且将后述的预定电压V1施加给其中的存储元件21，并且选择性地进行信息写入操作(仅一次)。

另一方面，位线驱动部/读出放大器32通过使用m个位线BL1～BLm而进行从待驱动(作为读出操作对象)的存储单元20的存储元件21中读出信息的操作，并且还在内部读出放大器中进行预定的信号放大处理。于是，选择性地进行从存储元件21中读出信息的操作。

这里，当选择待驱动(作为写入操作对象或读出操作对象)的存储单元20(存储元件21)时，将预定电位(字线电位)施加给与存储单元20连接的字线WL，并且还将预定电压(用于写入操作的电压)施加给所连接的位线BL。同时，在除了待驱动的存储单元20之外的存储单元20中，将地电位(例如0V)施加给所连接的字线WL，并且还将所连接的位线BL设定在悬空态或地电位(0V)。以此方式，在通过使待驱动的存储单元20中的选择晶体管22处于导通状态而选择待驱动的存储元件21之后，进行写入操作或读出操作。

[2.写入操作的细节]

接下来，参照图3A～图5，与比较例进行比较以详述作为本发明的特点之一的存储装置1中的写入操作。

[2-1.比较例]

图4表示比较例的存储装置中的存储单元(存储单元100)的电路配置。本比较例的存储单元100具有由晶体管构成的一个存储元件101(OTP元件)和一个选择晶体管102。在该存储单元100中，字线WL连接于选择晶体管102的栅极。位线BL连接于选择晶体管102的源极和漏极之一，而所述源极和漏极之另一个连接于存储元件101的源极和漏极之一。而且，在存储元件101中，源极和漏极之另一个连接于地GND，并且栅极连接于施加有预定栅极电压Vg的栅极线GL。

在该存储单元100中，利用MOS晶体管中的骤回崩溃现象而进行将信息写入存储元件101中的操作。该骤回崩溃现象是这样的现象，其中，当通过将预定电压(栅极电压)施加给栅极而使晶体管变为导通状态并随后使栅极电压下降时，强制产生强夹断，并以低于一般MOS晶体管的耐压的电压使大电流流过源极和漏极之间。

在对该存储元件101的写入操作中，首先，将等于或大于预定阈值电压Vth的电压施加给存储元件101和选择晶体管102各自的栅极，所述存储元件101和选择晶体管102均设定在导通状态(存储元件101的栅极电压Vg＞Vth：参照图5)。随后，将不超过存储元件101和选择晶体管102各自的耐压的电压施加给位线BL，从而设定其中使电流流过各存储元件101和选择晶体管102的状态。接下来，使存储元件101的栅极电压Vg下降(例如下降至Vg＝地GND的电位：参照图5)，并将存储元件101设定在骤回崩溃模式。如上所述，这使得大电流在存储元件101的源极和漏极之间流动，从而破坏了PN结，导致源极和漏极间短路(发生短路)。换言之，在该存储元件101中，以类似于典型的反熔丝型OTP元件的方式，使两个电极(源极和漏极)间的状态由开路状态变为短路状态，从而进行信息写入操作。

然而，在本比较例的写入操作中，在骤回崩溃现象时流过的大电流破坏了PN结，于是大电流也流入选择晶体管102中。这里，在上述技术中，通过降低存储元件101的栅极电压Vg，由其中电流在存储元件101和选择晶体管102中流动的状态(导通状态)切换至骤回崩溃模式，从而引起大电流流动。因此，存在这样的担忧，即，当在最初导通状态下的选择晶体管102的电阻值大时，由于压降，故存储元件101的两端(源极和漏极)间的电压降低。因此，在选择晶体管102中，期望例如通过设定大的沟道区宽度(栅极宽度)而降低电阻值。这导致选择晶体管102的元件尺寸增大。

此外，该选择晶体管102还用于在写入操作以后的读出操作时选择作为读出对象的存储元件101，于是，不允许在写入操作时破坏选择晶体管102。因此，在选择晶体管102中，期望具有足够高的电流容量，以便在导通状态下允许写入操作时流过的电流通过，并且这也使得选择晶体管102的元件尺寸优选地大于存储元件101。

因此，在比较例的存储元件101中，虽然可使存储元件101形成与普通的MOS晶体管大致相同的元件尺寸，但与该存储元件101成对使用的选择晶体管102的元件尺寸大于存储元件101。因此，每个位的存储单元100作为整体导致了元件面积增大。

这样，在包括该比较例的存储元件101的普通OTP元件的写入操作的技术中，难以减小存储装置(半导体装置)的面积。

(2-2.实施方式中的写入操作)

相比之下，在本实施方式的存储装置1中，如图2、图3A和图3B所示，在字线驱动部31和位线驱动部/读出放大器32中进行将信息写入存储单元20的存储元件21中的操作。

换言之，对于存储阵列2的存储元件21中的待驱动的存储元件21，字线驱动部31和位线驱动部/读出放大器32将等于或大于预定阈值的电压V1施加于电极215B和电极215C之间。这里，该预定阈值的电压为用于在存储元件21中形成上述丝210的电压(换言之，等于或大于介电膜216的介质击穿耐压的电压)，且例如约为几V～20V。此外，此时对作为写入操作对象的存储元件21的详细电压设定例如如下。即，首先，例如将半导体层211P和半导体层212N(电极215A)各设定在地电位(地GND的电位)。然而，半导体层211P和半导体层212N(电极215A)可各设定在悬空态。而且，与之关联地，导电膜217(电极215C)设定在预定电位，以防止在半导体层211P中的半导体层212N和半导体层213N之间形成反型层(inversionlayer)。此处，例如在假设存储元件21为NMOS晶体管时表示增强型特性的情况下，该导电膜217所设定的预定电位对应于负电位。然后，在这种条件下，如上所述，在电极215B和电极215C之间施加等于或大于阈值的电压V1。注意，此时待施加至电极215B(半导体层213N)的电压可不必等于或大于半导体层212N、213N的隔离耐压。

于是，在作为写入操作对象的存储元件21中，使介电膜216的至少一部分(例如，在半导体层213N侧的区域的一部分)发生介质击穿，以使电流在导电膜216和半导体层213N之间流过。因此，如图3B所示，在半导体层212N和半导体层213N之间形成丝210，丝210是将这些半导体层(电极215A和电极215B)电连接的导电通路。

这里，假设通过以下原理形成这种丝210。即，首先，当在存储元件21的电极215B和电极215C之间施加上述电压V1时，在介电膜216的至少一部分中发生介质击穿。于是，电流在导电膜217和半导体层213N之间急剧流过。这里，该介电膜216的介质击穿主要发生在电场强度相对强的半导体层213N侧。然而，由于介电膜216的界面态、膜厚度和形状不完全均匀，故介质击穿不是完全均匀地发生，而是发生在击穿电压相对低的局部区域中。因此，在介电膜216发生介质击穿时，上述电流在局部流过，从而导致伴随有大量发热的大电流密度，并且在半导体层211P中的介电膜216的下方区域中对半导体晶体(例如硅晶体)产生大的损伤。而且，从这种损伤引起的漏电路径开始，还有因发热而使附近温度升高的影响，由于半导体层212N和半导体层213N之间的电位差，电流在这些半导体层之间瞬间流过，从而造成结的破坏。然后，通过由于此时流过的电流发热而引起的热迁移，构成电极215A的导电成分和/或构成电极215B的导电成分移动至半导体层211P中，且据信这会导致丝210的形成。

以此方式，在本实施方式的存储装置1中，如图3A所示，未进行上述写入操作(未写入信息)的存储元件21处于其中半导体层212N和半导体层213N彼此电隔离的断开状态(处于开路状态)。另一方面，如图3B所示，进行了上述写入操作(写入信息)后的存储元件21处于其中通过形成丝210而使半导体层212N和半导体层213N以电阻成分彼此电连接的状态(短路状态)。此外，与之关联地，在写入操作后的存储元件21中，如上所述，介电膜216的至少一部分发生介质击穿。这样，存储元件21可用作反熔丝型OTP元件。

注意，在上述写入操作前的“开路状态”中，实际上有微小的漏电流流过，于是，严格地讲，未实现完全的开路状态。然而，写入操作前(在形成丝210之前)的状态和写入操作后(在形成丝210之后)的状态之间的在半导体层212N和半导体层213N之间流过的电流差大，于是，可彼此区分而检测出这些写入操作前后的状态。

在本实施方式的所述写入操作中，与包括上述比较例的典型的OTP元件的技术不同的是，不须使存储元件具有高耐压或在写入操作时使大电流流过，即可实现所述写入操作。在下面详述这一点。

首先，在该写入操作时，在如上所述而对选择晶体管22的栅极施加预定的字电位从而使选择晶体管22处于导通状态后，对位线BL施加等于或大于预定值的电压(用于写入操作的电压)。此时，虽然选择晶体管22处于导通状态，但仅有与漏电流同样等级的电流流过，于是，实际上可忽略选择晶体管22中的电压降。因此，施加于位线BL的电压和地GND电位(地电位)之间的电位差(电压)与施加于存储元件21的两端之间(电极215A和电极215B之间)的大致一样。接下来，说明下述情况，即，一旦施加于位线BL的电压设定为等于或小于选择晶体管22的耐压，则用于形成丝210的电极215B和电极215C间的电压V1由电极215C的电位(存储元件21的栅极电位Vg)来调整。即，在写入操作时，对在读出操作时同样用到的选择晶体管22仅施加等于或小于晶体管耐压的电压，于是，可在不破坏该选择晶体管22的情况下进行对存储元件21的写入操作。这意味着可使用通过存储元件21的形成工艺得到的MOS晶体管作为选择晶体管22，而不需为了对存储元件21的写入操作而单独设置耐压高的晶体管。

以此方式，在本实施方式的存储元件21中，因为可实现与典型的MOS晶体管具有同样等级的小元件面积的OTP元件，故可实现比典型的OTP元件面积小的OTP元件，这一点在位数多时极为有利。此外，可在一般的CMOS(互补金属氧化物半导体)处理的工艺范围内形成存储元件21，于是，就晶片成本而言也非常有利。

如上所述，在本实施方式中，在字线驱动部31和位线驱动部/读出放大器32中，针对存储阵列2的存储元件21中的待驱动的存储元件21，将等于或大于预定阈值的电压V1施加于电极215B和电极215C之间，从而使介电膜216的至少一部分发生介质击穿，以允许电流在导电膜217和半导体层213N之间流动。结果，在半导体层212N和半导体层213N之间的区域中形成丝210，从而进行信息写入操作。这样，不须使存储元件21具有高耐压或者在写入操作时使大电流流过，便可实现写入操作。因此，可使存储装置1(半导体装置)的面积减小，并且还可使制造成本下降。

注意，在本实施方式(以及以下每个变型例)中，期望导电膜217的宽度(跨过半导体层212N和半导体层213N的方向中的长度)大于由MOS晶体管形成的选择晶体管22的栅极长度L，所述导电膜217的宽度对应于存储元件21中的MOS晶体管的栅极。这是因为，这可将半导体层212N和半导体层213N之间的隔离耐压设置得低，因此，可将对存储元件21的写入操作中的电压抑制在低等级，从而可容易地形成丝210。

(变型例)

接下来，说明上述实施方式的变型例(变型例1～3)。注意，为与所述实施方式相同的元件设有与所述实施方式相同的附图标记，并且适当地省略了重复说明。

[变型例1]

图6A和图6B各示意性地表示了变型例1的存储元件(存储元件21A)的横截面配置例，并且分别表示了写入操作前的横截面配置例和写入操作后的横截面配置例。通过在图3A和图3B所示的本实施方式的存储元件21中的半导体层212N、213N内分别设置硅化物层212S、213S，而形成有本变型例的存储元件21A，除此之外，存储元件21A在配置上类似于存储元件21。

在半导体层212N中设置硅化物层212S，并且在半导体层213N中设置有硅化物层213S。这些硅化物层212S、213S每个都可由诸如CoSi和NiSi的金属硅化物(使用难熔金属的硅化物)制成，并且可利用典型的硅化物制造工艺来形成。

在本变型例中，基本上也可通过与上述实施方式类似的操作而获得类似的效果。然而，在本变型例中，构成电极215A的导电成分、构成电极215B的导电成分以及构成硅化物层212S、213S的导电成分中的至少之一因迁移而移动至半导体层211P中，从而形成丝210。

[实施例]

这里，参照图7～图9，说明使用本变型例的存储元件21A的存储装置的实施例。

首先，图7表示写入操作前和写入操作后的存储元件21A的电气特性(表示端子间电流和端子间电压之间的关系的特性)的例子。注意，术语“端子间”在这里表示“在电极215A和电极215B之间(在半导体层212N和半导体层213N之间)”。从该图7中可见，写入操作前的存储元件21A呈现出这样的特性，其中，即使在端子间施加有电压的情况下，所述端子间仍几乎没有电流流过；而写入操作使得存储元件21A呈现出电阻特性，其中，电流响应于端子间施加的电压而在所述端子间流过。

此外，图8A和图8B分别表示在对存储元件21A的写入操作前和写入操作后的状态下的横截面照片(通过TEM(透射型电子显微镜)拍摄的照片)的例子。从这些图8A和图8B中显然可见，通过写入操作而在半导体层212N和半导体层213N之间形成了丝210。基于图9所示的存储元件21A的各电极间的区域中的元素分析结果(通过EDX(能量色散X射线光谱法)分析的结果)的例子说明了以下事实。即，在写入操作后的半导体层212N和半导体层213N之间，检测到构成电极215A的导电成分、构成电极215B的导电成分和构成硅化物层212S、213S的导电成分中的至少一个。注意，此处作为示例，在图9所示的峰值波形图中检测到钴(Co)元素成分。因此，实际上证实了这样的事实，即，上述部件的导电成分通过迁移而移动至半导体层211P中，并从而形成丝210。

[变型例2]

图10示意性地表示变型例2的存储元件21A和选择晶体管22的平面配置例。而且，图11A和图11B各示意性地表示了存储元件21A和选择晶体管22的横截面配置例，并且分别表示了写入操作前的横截面配置例和写入操作后的横截面配置例。在本变型例中，如下所述，在存储单元20中，在同一激活区域(有源区域)中一体地形成有存储元件21A和选择晶体管22。

具体来说，这里，在P型半导体层211P中形成有三个N型半导体层212N、213N(223N)、222N。此外，在这些半导体层212N、213N(223N)、222N中分别形成有硅化物层212S、213S、222S。在与半导体层211P上的半导体层212N和半导体层213N之间的部分对应的区域中，依次形成有上述介电膜216和导电膜217。而且，类似地，在与半导体层211P上的半导体层213N和半导体层222N之间的部分对应的区域中，依次形成有与选择晶体管22的栅极绝缘件以及栅极对应的介电膜226和导电膜227。在半导体层212N(和硅化物层212S)上形成有与硅化物层212S电连接的电极215A，并且在半导体层222N(和硅化物层222S)上形成有与硅化物层222S电连接的电极225A。此外，形成有与导电膜217电连接的电极215C(未图示)，并且形成有与导电膜227电连接的电极225C(未图示)。以此方式，在本变型例的存储元件21A和选择晶体管22中，由于在激活区域中一体地形成，故将存储元件21A的栅极(导电膜217)和选择晶体管22的栅极(导电膜227)并行布置。换言之，在存储元件21A和选择晶体管22中，介电膜216、226以及导电膜217、227具有共同的结构(相同的结构)。此外，虽然这里未图示，但存储元件21A和选择晶体管22的结构与存储装置1的电路内的其他MOS晶体管的结构也是共同(相同)的。

注意，图10中所示的W1表示导电膜217的宽度，而W2表示导电膜227的宽度(对应于选择晶体管22的栅极长度L)(这里，将电流流过的方向规定为导电膜的宽)。在此情况中，类似于如上所述，可看出存储元件21A中的导电膜217的宽度W1如愿地小于选择晶体管22中的导电膜227的宽度W2(栅极长度L)。

这样，在本变型例中，在同一激活区域中一体地形成有存储元件21A和选择晶体管22，从而使它们的栅极并行布置，因此，不仅可获得上述实施方式中的效果，还可获得以下效果。即，包括选择晶体管22和存储元件21A的存储单元20的面积可实施为基本上与具有两个栅极的MOS晶体管的面积一样小，特别地，即使当位数多时，仍可实现面积小的外围电路。

注意，在本变型例中，说明了其中在同一激活区域中一体地形成有存储元件21A和选择晶体管22的情况。然而，例如也可在同一激活区域中一体地形成有前述存储元件21和选择晶体管22。

[变型例3]

图12表示变型例3的存储单元(存储单元20A)的电路配置例。本变型例的存储单元20A具有一个存储元件21(或存储元件21A)、一个选择晶体管22以及一个控制晶体管23。换言之，在上述实施方式的存储单元20中还设有下述的控制晶体管23以形成该存储单元20A，除此之外，存储单元20A在配置上类似于存储单元20。

控制晶体管23为用于控制存储元件21(或存储元件21A)的导电膜电位(电极215C的电位)的晶体管，且此处由MOS晶体管构成。在该控制晶体管23中，栅极连接于预定的控制信号线CTL，且源极和漏极之一连接于存储元件21(或存储元件21A)中的电极215C。而且，控制晶体管23的源极和漏极之另一个设定在预定电位(栅极电位Vg)。

在本变型例的存储单元20A中，在写入操作时，通过控制信号线CTL的控制而使控制晶体管23处于导通状态，从而使作为写入操作对象的存储元件21(或存储元件21A)中的导电膜217设定在预定的栅极电位Vg。另一方面，在除写入操作以外的时间内，通过控制信号线CTL的控制而使控制晶体管23处于截止状态，从而使导电膜217设定在未施加电压的状态(悬空态)。顺便提及，当该控制晶体管23处于截止状态时，导电膜217可不设定在悬空态，而可设定在待对其施加的预定电位。注意，此处提到的“除写入操作以外的时间”不包括当存储装置的电路不工作时的时间(对存储元件既不进行读出操作也不进行写入操作时的时间)。

这样，在本变型例中，可避免以下缺点。即，首先，在先前所述的写入操作时间内，发生了介电膜216的击穿，于是，担心导电膜217及其下方的半导体层211P发生电连接。当导电膜217和半导体层211P因此而以低电阻成分电连接时，在存储阵列2中产生不期望的电流路径，并且例如当对存储阵列2中的其他存储单元20进行写入操作时，外围电路可能不会进行期望的操作。因此，如本变型例所述，在下述配置中，即，仅在写入操作时将控制晶体管23设定在导通状态，并对存储元件21(或存储元件21A)的导电膜217施加电压，而在其他时间内不对导电膜217施加电压，故可抑制由上述不期望的电流路径引起的产品产量的下降，从而可提高可靠性。

[其他变型例]

以上，通过实施方式和变型例说明了本发明，然而本发明不限于这些实施方式等，并且可作出各种变型。

例如，不限于在上述实施方式等中所述的每层的材料，并且可采用其他材料。而且，在上述实施方式等中，具体说明了存储元件、存储单元和存储装置的配置，但是可不必设有所有的层，并且也可设有其他的层。

而且，在每个实施方式等中，说明了这样的情况，其中，在位线BL和地GND之间，使位于位线BL侧的选择晶体管22以及位于地GND侧的存储元件21或存储元件21A彼此串联连接，但是存储单元的电路配置不限于这种情况。换言之，相反地，可使位于地GND侧的选择晶体管22以及位于位线BL侧的存储元件21或存储元件21A彼此串联连接。

而且，在每个实施方式等中，说明了这样的情况，其中，半导体层211P为P型半导体层，而半导体层212N、213N、222N、223N为N型半导体层。然而，这些半导体层的导电型(P型和N型)可反转。

此外，在每个实施方式等中，说明了在存储装置中设有一个以上存储元件的情况，但是不局限于这种情况，而可仅设有一个存储元件。

而且，在每个实施方式等中，将存储装置作为本发明的半导体装置的例子而进行说明。然而，半导体装置也可由这样的半导体集成电路构成，所述半导体集成电路不仅包括这种存储装置，还包括其他元件(例如晶体管、电容器、电阻元件等)。

本领域的技术人员应当明白，在不脱离所附权利要求及其等同物的范围内，取决于设计需要和其它因素可出现各种变化、组合、子组合和替代。

Claims

1.一种半导体装置的操作方法，所述方法包括：

设置一个以上存储元件，每个所述存储元件包括第一导电型的第一半导体层、在所述第一半导体层中彼此隔离地布置的第二导电型的第二半导体层和第三半导体层、在所述第一半导体层上的对应于所述第二半导体层和所述第三半导体层之间的部分的区域中设置的下层侧的介电膜和上层侧的导电膜、与所述第二半导体层电连接的第一电极、与所述第三半导体层电连接的第二电极以及与所述导电膜电连接的第三电极；并且

对所述一个以上存储元件中的待驱动的存储元件进行信息写入操作，

其中，通过在所述第二电极和所述第三电极之间施加等于或大于预定阈值的电压，使所述介电膜的至少一部分发生介质击穿而使电流在所述导电膜和所述第三半导体层间流过，从而在所述第二半导体层和所述第三半导体层之间的区域中形成作为将所述第二半导体层和所述第三半导体层电连接的导电通路的丝，从而进行所述信息写入操作。

2.如权利要求1所述的操作方法，其中，在所述待驱动的存储元件中，通过在所述第二电极和所述第三电极之间施加等于或大于所述阈值的电压，同时将所述第一半导体层和所述第二半导体层各设定在地电位，并且将所述导电膜设定在预定电位以避免在所述第一半导体层中的所述第二半导体层和所述第三半导体层之间形成反型层，从而进行所述信息写入操作。

3.如权利要求2所述的操作方法，其中，在所述信息写入操作时，使预设的控制晶体管处于导通状态，从而将所述待驱动的存储元件中的所述导电膜设在所述预定电位，并且

同时，在除所述信息写入操作以外的时间内，将所述控制晶体管设于截止状态。

4.如权利要求1至3中任一项所述的操作方法，其中，通过迁移而移动构成所述第一电极的导电成分和构成所述第二电极的导电成分中的至少一种，从而形成所述丝。

5.如权利要求1至3中任一项所述的操作方法，其中，在未进行所述信息写入操作的所述存储元件中，所述第二半导体层和所述第三半导体层处于彼此电隔离的开路状态，并且

同时，在进行了所述信息写入操作后的所述存储元件中，由于形成了所述丝，故所述第二半导体层和所述第三半导体层处于通过电阻成分而彼此电连接的状态。

6.如权利要求1至3中任一项所述的操作方法，其中，将一个存储元件和一个选择晶体管设置为彼此串联连接在用于施加所述等于或大于所述阈值的电压的位线与地之间，并且

在通过使所述选择晶体管处于导通状态而选择所述待驱动的存储元件后，进行所述信息写入操作。

7.如权利要求6所述的操作方法，其中，所述存储元件和所述选择晶体管一体地形成在同一激活区域中。

8.如权利要求1至3中任一项所述的操作方法，其中，在所述第二半导体层和所述第三半导体层中各设有硅化物层。

9.如权利要求8所述的操作方法，其中，通过迁移而移动构成所述第一电极的导电成分、构成所述第二电极的导电成分以及构成所述硅化物层的导电成分中的一种以上，从而形成所述丝。

10.一种半导体装置，其包括一个以上存储元件，每个所述存储元件包括：

第一导电型的第一半导体层；

第二导电型的第二半导体层和第三半导体层，它们彼此隔离地布置于所述第一半导体层中；

下层侧的介电膜和上层侧的导电膜，它们设置于所述第一半导体层上的对应于所述第二半导体层和所述第三半导体层之间的部分的区域中；

第一电极，其电连接于所述第二半导体层；

第二电极，其电连接于所述第三半导体层；以及

第三电极，其电连接于所述导电膜，

其中，在所述一个以上存储元件中的至少一部分存储元件中，

所述介电膜的至少一部分发生介质击穿，并且

在所述第二半导体层和所述第三半导体层之间的区域中，形成有作为将所述第二半导体层和所述第三半导体层电连接的导电通路的丝。

11.如权利要求10所述的半导体装置，还包括驱动部，其用于在所述一个以上存储元件中的待驱动的存储元件中，通过在所述第二电极和所述第三电极之间施加等于或大于预定阈值的电压，使所述介电膜的至少一部分发生介质击穿而使电流在所述导电膜和所述第三半导体层之间流过，从而形成所述丝，从而对所述至少一部分存储元件进行信息写入操作。

12.如权利要求10或11所述的半导体装置，还包括用于从所述一个以上存储元件中选择待驱动的存储元件的选择晶体管，其中，在同一激活区域中一体地形成有所述存储元件和所述选择晶体管。