CN102592064A - 一种动态密码芯片 - Google Patents

Abstract

本发明公开了一种动态密码芯片，包括微处理器、密码算法加速引擎、存储有预设密钥的片上存储器以及实时时钟模块，所述微处理器、密码算法加速引擎、片上存储器以及实时时钟模块通过片上总线相互连接；所述微处理器用于协调各单元的工作，所述密码算法加速引擎用于根据所述片上存储器中的预设密钥以及实时时钟模块的实时时间完成密码运算。本发明实现了一种高性能、高安全性的动态密码芯片。

Description

一种动态密码芯片

技术领域

本发明涉及密码安全领域，具体的说，涉及一种动态密码芯片。

背景技术

电子商务网络信息系统在金融、商业、电信、文教等方面，正在发挥越来越大的作用，社会对网络信息系统的依赖日益增强，计算机网络已经成为社会发展的重要保证。计算机网络的最大优点是其开放性，然而，在给人们生活带来极大便利的同时，这种开放性对网络上信息的安全保护也提出了巨大的挑战。如何准确地鉴定一个人的身份、保护信息安全是当今信息化社会必须要尽快解决的一个关键性的社会问题。

身份认证用于解决访问者的物理身份和数字身份的一致性问题，给其他安全技术提供权限管理的依据。早期，身份认证的一种常见方式是通过静态密码进行验证，但由于静态密码一般长时间不变，这一特点增加了其被破解的可能性。随着密码安全技术的发展，目前已经出现了动态密码，这种动态密码在每次使用密码进行身份认证等活动时，会自动产生一个新的一次性密码，从而提高了安全性能。

然而，现有的动态密码产品，一般基于较为通用的密码算法，采用8或16位的单片机实现，普遍存在运算能力不足、安全性能差等缺陷，其安全性和性能方面仍然有待改进。

发明内容

有鉴于此，本发明提供了一种高性能、高安全性的动态密码芯片。

为解决上述技术问题，本发明采用了如下技术方案：

一种动态密码芯片，包括微处理器、密码算法加速引擎、存储有预设密钥的片上存储器以及实时时钟模块，所述微处理器、密码算法加速引擎、片上存储器以及实时时钟模块通过片上总线相互连接；所述微处理器用于协调各单元的工作，所述密码算法加速引擎用于根据所述片上存储器中的预设密钥以及实时时钟模块的实时时间完成密码运算。

在本发明的一种实施例中，所述密码算法加速引擎包括算术逻辑运算专用电路，所述片上存储器中存储有所述密码算法加速引擎的算法配置微代码，所述算术逻辑运算专用电路用于在所述算法配置微代码引导下完成算术逻辑运算。

在本发明的一种实施例中，所述算术逻辑运算专用电路为32位算术逻辑运算专用电路，所述32算术逻辑运算包括32位逻辑与、32位逻辑或、32位逻辑异或、32位逻辑反、32位逻辑左移、32位数据相加和32位数据搬移。

在本发明的一种实施例中，所述片上存储器包括带读写保护的Flash，所述配置微代码被存储在所述带读写保护的Flash中。

在本发明的一种实施例中，所述实时时钟模块包括根据配置的校正值自动进行计时校正的校正寄存器。

在本发明的一种实施例中，芯片可以根据应用需要在空闲状态下被配置成低功耗的休眠工作模式。

在本发明的一种实施例中，所述芯片还包括电压和温度测量模块。

在本发明的一种实施例中，所述芯片还包括LCD驱动模块，所述LCD驱动模块设有专用于秒闪烁点的SEG口和专用于进度条显示的SEG口。

在本发明的一种实施例中，所述芯片上设置有硬件看门狗模块。

在本发明的一种实施例中，所述芯片还包括通信组件，所述通信组件包括用于微处理器的实时调试的JTAG口和用于密钥写入与数据通信的串口。

本发明的有益效果是：通过设置密码算法加速引擎，能够实现高性能、高安全性的动态密码运算。

附图说明

图1为本发明实施例的动态密码芯片的逻辑框图；

图2为本发明实施例的动态密码芯片的MCU核的逻辑框图；

图3为本发明实施例的动态密码芯片的密码算法加速引擎的逻辑框图

图4为本发明实施例的密码算法加速引擎的密码运算专用电路的逻辑框图；

图5为本发明实施例的电源管理的系统结构图；

图6为本发明实施例的WDT的原理图；

图7为本发明实施例的芯片初始化流程；

图8为本发明实施例的芯片工作流程；

图9为本发明实施例的工作时间片安排。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。

如图1所示，本发明实施例的动态密码芯片，主要包括微处理器、密码算法加速引擎、片上存储器(存储单元)、RTC(Real-Time Clock，实时时钟模块)，各部分通过片上总线相连。下面分别对各个模块进行说明。

微处理器主要包括微处理器核(MCU核)、程序存储区和数据存储区。它基于8052指令集，通过在原有指令集的基础上对微处理器的机器周期时序进行优化，使得完成一个指令周期只需要四个时钟周期，大大提高了微处理器的性能。微处理器负责协调片内各个单元工作，完成RTC校正等功能，是整个芯片的核心。

如图2所示，MCU核包括控制单元、算术逻辑运算单元、总线接口单元，指令译码器和寄存器堆。控制单元分别与算术逻辑运算单元、总线接口单元、指令译码器和寄存器堆相连，以分别对算术逻辑运算单元、总线接口单元、指令译码器和寄存器堆进行控制。算术逻辑运算单元、总线接口单元、指令译码器则分别提供算术逻辑运算、总线接口、指令译码等功能；寄存器堆则包括多种寄存器，例如SFR(Special Function Register，特殊功能寄存器)。

与MCU核配套的片上存储器包括：32k字节Fla sh程序存储器、256字节的内部数据存储器、1024字节的外部数据存储器。其中，Flash程序存储器映射到程序存储区。外部数据存储器以及MCU核的外设寄存器映射到数据存储区。内部数据存储器和MCU核的特殊功能寄存器映射到同一地址空间。

片上存储器所包含的32K字节的Flash存储器被划分成两块：地址编码在0～24K的存储空间带有读写保护机制，用于存放密码算法加速引擎的配置微代码，一旦读写保护位有效，便无法从片外访问该存储空间，也无法改变该存储空间里面的数据，改变读写保护状态的唯一办法是把该存储空间的全部数据和读写保护位全部擦除；地址编码在24K～32K的存储空间用来存放用户程序，可以任意访问、改写。

本发明实施例的MCU核为8位嵌入式微处理器核，它是应用软件的运行平台，负责处理数据和操控片上其它功能部件和总线，是整个芯片的核心。通过采用与8052单片机兼容的指令集，并在原有指令集的基础上对微处理器的机器周期时序进行优化，在很大程度上简化了SOC(System on Chip，片上系统，或系统级芯片)芯片的设计、提升了芯片的性能、降低了系统的功耗以及缩减了芯片的面积和成本。

为提高微处理器的安全性，微处理器核还增加了存储器的读写保护控制单元，以及设置了敏感数据区在被非法读取时自动清零等机制。

本发明实施例的动态密码芯片，针对密码运算的特点集成了密码算法加速引擎。密码算法加速引擎的逻辑框图如图3所示，它是密码运算的核心组件，是一个具有32位密码运算能力的专用电路，能够在一个时钟周期内完成一次密码运算中常见的32位算术逻辑运算，包括32位逻辑与、32位逻辑或、32位逻辑异或、32位逻辑反、32位逻辑左移、32位数据相加、32位数据搬移等操作。根据实际的密码运算需要配置32位密码运算专用电路，可以使密码算法硬件化。而控制密码运算专用电路的配置微代码则固化在程序存储区即Flash的前24K空间中，并使用Flash读写保护位实现对该程序段进行读写保护的功能。Flash读写保护位一旦写入，便无法从片外访问该存储空间，也无法改变该存储空间里面的数据，改变读写保护状态的唯一办法是把该存储空间的全部数据和读写保护位全部擦除。密码算法加速引擎的配置代码及相应的读写保护可以在芯片出厂时就进行设置，从而确保该芯片在使用阶段的安全性，满足了密码运算对算法程序安全性的需求。

用户密钥保存区位于SRAM中，密码算法加速引擎可以直接访问，加速引擎在运算时产生的临时数据也保存在SRAM中。在芯片进入用户程序更新的时候，这两部分数据会被硬件自动清零，而电池掉电时这两部分数据也会自然消失。这种机制可以防止密钥在随用户程序置入以后被窃取的可能，满足了密码运算对密码安全性的需求。

使用密码运算专用电路加微代码控制的结构既具有灵活性，又保护了算法本身。同时，如前所述，密码运算所需的密钥和运算过程中产生的临时数据保存在SRAM中也有严格的保护机制。该密码算法加速引擎可以根据需求进行不同的初始化，以支持不同类型的密码算法，包括目前较为通用的MD5和SHA-1算法，以及国家密码管理局的《SM3密码杂凑算法》等等。其中，MD5和SHA-1算法是属于RSA公司的成熟的密码杂凑算法，而SM3则是我国自主研制的密码杂凑算法。密码杂凑算法的主要特征是加密过程不可逆，经过加密的数据无法被解密，只有输入相同的明文数据(即前述“密钥”加上实时时间的组合)经过相同的密码杂凑算法才能得到相同的密文。

密码算法加速引擎的设计是一个软硬件协同设计的问题，其设计目标主要是高安全性和高性能。

从安全性角度考虑，本发明实施例的密码算法加速引擎，通过将主要的运算功能硬件化，其余的使用微代码实现，并保存在不易被反向获取的带有读写保护功能的Flash存储区中，从而提升算法本身的安全性；同时，微代码的可配置性又增强了算法实现的灵活性，通过一次性写入不同的微代码配置信息，可以在出厂时设置芯片实现特定的算法，满足不同客户的需求。

从芯片性能角度出发，由于密码杂凑算法要进行大量的32位算术逻辑运算和移位操作，而8位MCU无法满足时间和功耗上的要求。通过使用具有32位运算能力的密码算法专用电路来完成加密运算，并以微代码来配置该专用电路，从而实现了对密码杂凑算法的运算。

密码运算专用电路即密码算法加速引擎，其主要用来完成针对SM3国密算法的特性进行分析之后提取出来的具有可重用性的原子操作(32位运算)，这些原子操作包括32位逻辑与、32位逻辑或、32位逻辑异或、32位逻辑反、32位逻辑左移、32位数据相加、32位数据搬移等，密码算法加速引擎就是通过这些原子操作的组合来完成SM3杂凑算法的。密码运算专用电路的逻辑框图如图4所示。

算法加速引擎在工作的时候，根据配置微代码来决定这些原子操作执行的顺序，完成密码运算。配置微代码本身是经过加密的，且保存在不易被反向破解、高安全性的Flash中，这样做比单纯的使用标准的硬件或者标准的软件来完成，安全性要高得多。

通用单片机一般为8位或16位MCU，一方面其处理能力有限，另一方面密码杂凑算法本身具有32位的运算特性，要求MCU具有32位的处理能力。从这个需求出发，通过集成具有32位处理能力的密码算法加速引擎，大大提高了密码运算的效率和性能。

下面对本发明实施例的动态密码芯片的其他部分做一说明。本发明实施例的动态密码芯片，除了MCU和密码算法加速引擎之外，还包括模拟电路部分、MCU周边组件、通信组件。其模拟电路部分，主要包括电源管理模块、OSC(晶振)、LCD驱动模块、上电/欠压复位模块，电压和温度测量模块。MCU周边组件，主要包括RTC、硬件看门狗(WDT)、系统控制、PLL(Phase Locked Loop，锁相环)、和时序产生模块等。通信组件主要包括UART(Universal AsynchronousReceiver/Transmitter，通用异步接收/发送)和JTAG(国际标准测试协议，主要用于芯片内部测试)模块等。

芯片时钟生成时，片外只有一个32768Hz的晶体，加上片内的晶体振荡电路，产生32768Hz的OSC时钟。该时钟作为基准时钟输入PLL，PLL将其倍频产生若干时钟供MCU和ADC(模拟数字转换)使用。OSC电路始终工作，是一个低功耗模块。芯片复位后的默认状态下，该电路消耗电流为1μA，可以通过MCU配置将消耗电流减至0.5μA。通常在低温和高温下，晶体输出频率偏差较大，所以对于一些对RTC精度要求高的场合，需要对RTC时钟进行校正。

芯片由片外的3V电池供电，电源管理模块可以在电池输入2.0V～3.0V时，为微处理器和其他模块提供稳定的工作电压，并为片外LCD显示屏提供稳定的3.3V驱动电压。其主要特点包括：采用外电源3V单电源供电；芯片内部LCD稳压电路能够产生3.0/3.1/3.2/3.3V等多种电压，为外部LCD供电；芯片内部模拟电路、IO、数字电路和PLL等使用内部产生的2.5V供电；支持欠压复位功能，增加系统可靠性；支持低电压监测，能够实时监测电池电压。电源管理的系统结构如图5所示。其中，片上LCD稳压电路的输出电压由LDO15和升压电荷泵电路产生。该输出电压可以通过配置相应的控制寄存器进行调整，一共有四种不同的输出电压(3.0V/3.1V/3.2V/3.3V)可供外部LCD使用，以支持不同型号的LCD屏。在外部输入的电池电压大于2V时，电荷泵能够保持恒定的输出电压。在外电源低于2V时，电荷泵输出会自动切换为跟随外部电池电压的模式以降低功耗。

芯片内的模拟电路、IO、数字电路和PLL等使用2.5V供电，此电压由LDO25电路产生。LDO25输出电压可被配置为2.2V、2.3V、2.4V或2.5V。在对低功耗要求比较高的情况下，可以降低LDO25输出电压，以降低数字电路的功耗，满足不同的功耗需求。

芯片内部集成有1.2V基准电压源，典型温度漂移20ppm/℃。该基准电压的开启和闭合受PLL所控制，当PLL开启时基准电压源开启，当PLL关闭时基准电压源关闭。

基准电压源电路为ADC、PLL和欠压复位电路提供基准电压和电流，在开启ADC、PLL和欠压复位电路等电路之前应先开启基准电压源电路。基准电压源输出一个随功耗、温度变化较小的基准电压，大小约为1.2V。

PLL需要MCU开启，开启前PLL输出32768Hz的OSC时钟。PLL输出2个时钟，分别送给MCU和ADC。给MCU的时钟可配置为819.2kHz、1638.4kHz、3276.8kHz和6553.6kHz，ADC时钟可配置为204.8kHz、409.6kHz、819.2kHz和1638.4kHz，两者的频率始终自动地保持4倍关系。

上电/欠压复位模块在上电期间，提供2个复位源以保证可靠的复位。上电/欠压复位模块监测2.5V LDO25的电平，当LDO25的输出电压大于1.8V时，复位信号释放，在这之前，芯片会一直处于复位状态。在电源掉电过程中，一旦LDO25电平低于1.8V(典型值)，欠压复位电路会给出复位信号使芯片处于复位状态。上电/欠压复位模块根据电源的情况自动调整工作状态，不需MCU参与控制。

RTC模块的主要功能是为系统提供实时时钟和日历，并具有闰年闰月和大小月自动调整功能。为了保证时钟的准确性，片上RTC模块在内部设计了校正寄存器，可以根据配置的校正值自动进行计时校正。RTC也可以输出秒脉冲，同时向MCU提起秒中断；当系统进入Sleep(休眠)或者Deep Sleep(深休眠)状态的时候，RTC模块依然正常工作，并可以提供日/时/分/秒/500ms/250ms/125ms/62.5ms间隔的唤醒复位。

RTC使用独立的32768Hz的OSC时钟进行计时。RTC可以提供实时时钟和日历，并具有闰年闰月和大小月自动调整功能。RTC内部具有校正寄存器，可以根据配置的校正值自动进行计时校正。RTC可以输出秒脉冲，同时向MCU提起秒中断；当系统进入Sleep或者Deep Sleep状态的时候，RTC依然正常工作，并可以提供日/时/分/秒/500ms/250ms/125ms/62.5ms间隔的唤醒复位。RTC各个计时寄存器不受复位的影响。

电压和温度测量模块用来测量电池电压及温度。电池电压的测量用于产生欠压复位信号，而测得的温度值用于实现系统RTC的温度补偿和校正。电压和温度测量模块采用M通道配置，M通道可配置成测量地、测量温度、测电压。在本例中，M通道只配置一个ADC，则电池电压、温度和外部信号只能交替测量。

通信组件包括JTAG和串口。其中JTAG用于微处理器的实时调试和Flash数据的写入。串口用于用户密钥的写入和数据通信。同时，片上共实现了2个UART，即作为MCU的特殊功能寄存器外设的UART0和UART1。

芯片上设置有硬件看门狗模块(WDT)，使用独立的32kHz时钟。其原理图如图6所示。上电复位/欠压复位、片外输入复位和系统休眠唤醒复位等会清除WDT计数。复位结束后，WDT自动开始运行，1.5秒之后，如果软件没有进行清除WDT计数操作，则产生一次复位脉冲。此后，如果依然没有清空WDT计数，则每2秒产生一次复位脉冲。复位持续时间保持20ms。进入休眠模式后，WDT自动停止工作；休眠复位唤醒后，WDT自动重新开始运行。

根据芯片的各个功能单元所使用的时钟类型，时钟控制电路的输出可以分为以下几个时钟。

时钟1：供CPU、RAM、FLASH、扩展中断、扩展定时器/UART和IO使用；

时钟2：系统保留时钟输出，永远处于关闭状态；

时钟3：供LCD使用；

时钟4：供WDT使用；

时钟5：供RTC使用。

时钟控制电路控制着各个时钟的频率，以及这些时钟的开启和关闭。

时钟1可以使用OSC时钟输出也可以使用PLL时钟输出。时钟1、时钟3以及时钟4都可以被关闭，时钟关闭后，使用此时钟的相应电路单元停止工作。

可以通过执行MCU指令实现对上述时钟的切换及关闭操作。

LCD驱动模块的LCD扫描和驱动最多支持124段(31SEG*4COM)，为了减少CPU唤醒频率以减小功耗，LCD驱动模块支持秒闪烁点、进度条等显示要素定时硬件自动刷新，由一个SEG专用于支持秒闪烁点、两个SEG专用于进度条等显示要素的定时硬件自动刷新，大幅度减少了微处理器唤醒的次数，进一步降低了系统的功耗。

LCD时序和驱动电路(即LCD驱动模块的数字电路部分)使用独立的32kHzOSC时钟。上电复位、欠压复位以及片外输入复位都会复位LCD时序和驱动电路。通过显示控制寄存器以及时钟管理寄存器可以关闭LCD扫描时序电路以及驱动电路，使其进入低功耗状态。

下面介绍动态密码芯片的工作原理。

在典型的动态密码锁应用中，已授权的用户终端和服务器端拥有相同的明文作为运算输入，采用相同的摘要算法，最终取得一致的运算结果，实现认证。

为了保证安全性，在动态密码中，密码算法，例如国密SM3算法的明文输入通常由两部分组成，一部分是在产品初始化时预置到芯片里面的固定字符串，此部分在产品使用过程中是固定不变的；另一部分则是芯片上的RTC(实时时钟)时间，此部分是随时间变化的。固定字符串和RTC时间按照一定规则(由芯片用户自行决定)进行组合以后，就构成了SM3运算所需的明文。当然，为保证用户终端和服务器端运算的一致性，需要确保两者的RTC时间同步，并且固定字符串和RTC时间的组合规则相同。

在实际的应用中，用户往芯片一次性置入固定字符串(用户密钥)并进行RTC初始化以后，会根据用户的要求定时地(通常是每分钟一次)进行如下操作：把用户密钥和当前RTC时间按照用户设定的规则重组后得到明文，然后依据SM3算法对该明文进行运算以后得到结果，并把运算结果以一定的规则显示到LCD屏上。

芯片的初始化流程如图7所示：用户使用芯片时，首先进行初始化，包括写入固定字符串，即用户密钥，并进行RTC时间的初始化。而后进行正常工作状态，RTC开始计时，每分钟做一次SM3运算，运算结束后进入休眠状态。

芯片密码运算的工作流程如图8所示：芯片从休眠状态被唤醒，获取用户密钥和当前RTC时间，组合得到SM3算法明文，启动SM3密码算法加速引擎进行摘要运算，获得摘要结果(即动态密码)，而后输出到LCD，重新进入休眠状态。

在典型的应用场合中，芯片被配置成休眠和唤醒交替的低功耗工作模式，只有在进行密码运算时系统才会被唤醒，而在快速完成密码运算之后，系统立即进入低功耗休眠状态，直到系统被再次唤醒，其工作时间片安排如图9所示(假设系统工作时钟为3.2768MHz)，可以看到，密码运算时间在整个工作时间片所占不超过4％。

系统完成初始化和密钥写入之后，芯片就启动算法加速引擎进行动态密码运算。由于采用了专用的密码算法加速引擎，使得具有高速的运算能力，以整个系统工作在3MHz时钟频率的情况来计算，密码运算和LCD显示等操作可以在40毫秒内完成。这一系列操作快速完成之后，系统就进入低功耗休眠状态，动态密码锁在整个生命周期就处在这样休眠和唤醒交替的低功耗工作状态，经过产品测试，其平均工作电流大约是7微安，也就是说使用普通的纽扣电池供电，系统可以工作3～3.5年时间。功耗指标跟当前市场上的同类产品比较有较大的优势，可见本发明的动态密码芯片是一款低功耗、高性能的芯片。

自主产权密码专用芯片全面系列化、平台化和产业化既是提高国家信息安全水平的必然趋势，更是当前国民经济建设的迫切需要。本发明提供了针对动态密码身份认证的低功耗、高性能、高安全性的专用芯片，对实现密码专用芯片的产业化，提高国家信息安全水平的发展，促进当前国民经济建设等都具有深远的意义。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种动态密码芯片，其特征在于，包括微处理器、密码算法加速引擎、存储有预设密钥的片上存储器以及实时时钟模块，所述微处理器、密码算法加速引擎、片上存储器以及实时时钟模块通过片上总线相互连接；所述微处理器用于协调各单元的工作，所述密码算法加速引擎用于根据所述片上存储器中的预设密钥以及实时时钟模块的实时时间完成密码运算。

2.如权利要求1所述的动态密码芯片，其特征在于，所述密码算法加速引擎包括算术逻辑运算专用电路，所述片上存储器中存储有所述密码算法加速引擎的算法配置微代码，所述算术逻辑运算专用电路用于在所述算法配置微代码引导下完成算术逻辑运算。

3.如权利要求2所述的动态密码芯片，其特征在于，所述算术逻辑运算专用电路为32位算术逻辑运算专用电路，所述32算术逻辑运算包括32位逻辑与、32位逻辑或、32位逻辑异或、32位逻辑反、32位逻辑左移、32位数据相加和32位数据搬移。

4.如权利要求2所述的动态密码芯片，其特征在于，所述片上存储器包括带读写保护的Flash，所述配置微代码被存储在所述带读写保护的Flash中。

5.如权利要求1所述的动态密码芯片，其特征在于，所述实时时钟模块包括根据配置的校正值自动进行计时校正的校正寄存器。

6.如权利要求1所述的动态密码芯片，其特征在于，芯片在空闲状态下被配置成低功耗的休眠工作模式。

7.如权利要求1所述的动态密码芯片，其特征在于，所述芯片还包括电压和温度测量模块。

8.如权利要求1所述的动态密码芯片，其特征在于，所述芯片还包括LCD驱动模块，所述LCD驱动模块设有专用于秒闪烁点的SEG口和专用于进度条显示的SEG口。

9.如权利要求1所述的动态密码芯片，其特征在于，所述芯片上设置有硬件看门狗模块。

10.如权利要求1所述的动态密码芯片，其特征在于，所述芯片还包括通信组件，所述通信组件包括用于微处理器的实时调试的JTAG口和用于密钥写入与数据通信的串口。

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