[go: up one dir, main page]

CN102544310B - 安装基板及其制造方法 - Google Patents

安装基板及其制造方法 Download PDF

Info

Publication number
CN102544310B
CN102544310B CN201110254070.6A CN201110254070A CN102544310B CN 102544310 B CN102544310 B CN 102544310B CN 201110254070 A CN201110254070 A CN 201110254070A CN 102544310 B CN102544310 B CN 102544310B
Authority
CN
China
Prior art keywords
conductive foil
hole
electrode
fixed installation
element fixed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201110254070.6A
Other languages
English (en)
Other versions
CN102544310A (zh
Inventor
成田悟郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ELEMENT ELECTRONICS KK
Element Denshi Co Ltd
Original Assignee
ELEMENT ELECTRONICS KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ELEMENT ELECTRONICS KK filed Critical ELEMENT ELECTRONICS KK
Publication of CN102544310A publication Critical patent/CN102544310A/zh
Application granted granted Critical
Publication of CN102544310B publication Critical patent/CN102544310B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10HINORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80Constructional details
    • H10H20/85Packages
    • H10H20/857Interconnections, e.g. lead-frames, bond wires or solder balls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)
  • Resistance Heating (AREA)

Abstract

本发明公开了一种安装基板及其制造方法。安装发热元件的方法通常采用散热性高的铝等金属基板或者铜等的引线框架,或者要求使用印刷基板的廉价的安装结构。在绝缘基板(10)上,以矩阵状设有多个元件固定安装电极用贯通孔(21),在元件固定安装电极用贯通孔(21)中设置由生长至第一导电箔(11)表面的电解镀层(22)形成的元件固定安装电极部(20),在元件固定安装电极部(20)上固定安装发热元件(31),从而实现散热性高的安装基板。

Description

安装基板及其制造方法
技术领域
本发明涉及在露出于通路孔(ビアホ一ル)底面的薄的导电箔上通过电解电镀埋设通路孔而设置多个元件固定安装电极部的安装基板及其制造方法。
背景技术
在市面上已经出现了使用发光二极管(LED)作为照明用光源的照明装置。此外,也出售通过改良发光二极管而制成的1W以上的白色高功率LED。安装该高功率LED的方法通常采用散热性高的铝等金属基板或者铜等引线框架,即要求采用散热性高的安装结构以免高功率LED因发热而性能下降。
另外,散热性高的安装结构不限于上述高功率LED,也要求使用在通常的半导体元件等。
在专利文献1中,图1(对应于本申请的图8)及图2所示出了照明用LED模块,该照明用LED模块具有模块基板1-4、多个发光二极管元件1-5及配置在发光二极管元件1-5的光照射侧的荧光体,其中,模块基板1-4具有铜、铝等金属基板1-1、层叠在基板1-1上且具有1W/mK以上的导热性的绝缘层1-2、在绝缘层1-2上层叠的具有导电图案的导电层1-3;发光二极管元件1-5安装在模块基板1-4的导电层1-3上。即,通过将多个发光二极管元件1-5安装在散热性高的金属基板1-1上来实现良好的散热性。
在专利文献2中,如图1(对应于本申请的图9)所示,在引线框架2-2上组装有发光二极管元件2-5。在该专利文献2中记载,该引线框架2-2由金属材料构成,经由引线框架2-2能够高效地进行散热(参照0034段)。即,通过使用散热性高的金属引线框架2-2,使发光二极管元件2-5产生的热量高效地扩散。
对于上述的使用金属基板或者引线框架的安装结构而言,各自需要专用的金属基板或者引线框架。因此,摸索出了如下所述的安装结构,该安装结构通过改良印刷基板提高了散热性。
在专利文献3中,图2(对应于本申请的图10)示出了如下的安装结构(参照0008,0009段):在位于表面安装器件3-11的下面的印刷基板3-14上形成多个导热通路(サ一マルビア)3-15,将表面安装器件3-11产生的热量传递到导热片(パドル)3-13,进而经由印刷基板3-14的导热通路3-15向散热器3-17进行热传递。
而且,该导热通路3-15是通孔(スル一ホ一ル),通过通常的通孔电镀来形成,因此截面积极小,不形成大面积的导热通路,因此,将多个导热通路3-15密集分布以提高散热性。
在专利文献4中,图1(对应于本申请的图11)及图2示出了如下的安装结构(参照0017~0030段):在散热件4-20上固定发热元件4-30,在印刷基板4-10的搭载散热件4-20的区域设置多个导热通路4-19,将自发热元件4-30产生的热量传递到散热件4-20,进而经由导热通路4-19向外部进行散热。
该导热通路4-19通过所谓通孔电镀来形成:通过钻孔加工等,在印刷基板上形成贯通孔,对该贯通孔的内壁面实施镀铜(参照0030段)。
专利文献1:(日本)特开2010-251441号公报
专利文献2:(日本)特开2009-302159号公报
专利文献3:(日本)特开2007-208123号公报
专利文献4:(日本)特开2003-273297号公报
上述发光装置的用途逐渐在扩大,除用于照明之外,也用于液晶电视的背光源、机动车用的照明等。根据不同用途,有时要求采用使用印刷基板的廉价的安装结构。
然而,如果使用专利文献1的金属基板,则对应各模块都要安装金属基板,因此难以降低制造成本。而且,金属基板自身价格昂贵,难以降低材料费用。
如果使用专利文献2的引线框架,则需要预先准备引线框架,相比前述的金属基板可以降低材料费用,但是需要将引线框架通过锡焊焊接而安装在印刷基板上,对安装面而言存在较大的制约。另外,就散热性而言,引线框架能够进行良好的散热,但是,由于印刷基板为绝缘体,因此不能说散热性好,从整体来看,其散热性远不及金属基板。
另外,如果使用专利文献3、4所示的设有多个导热通路的印刷基板,由于通过通孔电镀来形成导热通路,因此,与上述的整体由金属构成的金属基板或者引线框架相比,其散热性非常差。而且,为了提高散热性,在印刷基板上隔着散热件来固定安装发热元件,因此,需要预先在散热件上固定安装发热元件的工序和将该散热件载置在印刷基板上的工序,导致不能实现使用印刷基板的制造方法的简便性,反而出现与使用金属基板或者引线框架的制造方法相比工序更复杂的问题。
发明内容
本发明是鉴于上述问题而提出的,其目的在于提供一种安装基板以及使用该安装基板的发热元件的安装方法,能够使用印刷基板实现自身散热性高的安装基板,并且能够同时制造多个发热元件。
本发明的安装基板,其特征在于,具有:第一导电箔及第二导电箔,其分别设置在绝缘基板的两主表面上;元件固定安装电极用贯通孔,多个该元件固定安装电极用贯通孔排列成矩阵状,并贯通所述绝缘基板,在所述元件固定安装电极用贯通孔的底部露出所述第二导电箔的背面;元件固定安装电极部,其填充各所述元件固定安装电极用贯通孔,由自所述元件固定安装电极用贯通孔底部的所述第二导电箔的背面生长至所述第一导电箔的表面的电解镀层形成;第一电极部,其由所述第一导电箔形成为所希望的图案;第二电极部,其由所述第二导电箔形成为所希望的图案。
另外,本发明的安装基板的制造方法的特征在于,具有如下工序:准备在两主表面上分别粘贴第一导电箔及第二导电箔的绝缘基板的工序;选择性地除去形成元件固定安装电极部的区域的所述第一导电箔以使所述绝缘基板露出的工序;对所述绝缘基板选择性地进行干式蚀刻以形成元件固定安装电极用贯通孔的工序,其中在检测到所述第二导电箔的背面时停止干式蚀刻,使所述第二导电箔的背面侧露出在所述元件固定安装电极用贯通孔的底面;用膜覆盖所述第一导电箔及所述第二导电箔的表面的工序;通过电解电镀,在所述元件固定安装电极用贯通孔内,从露出在底部侧的所述第二导电箔的背面仅朝向上方形成镀铜层,用所述镀铜层填充所述元件固定安装电极用贯通孔的工序;将所述镀铜层的表面平坦地研磨而进行平坦化的工序;将所述第一导电箔及第二导电箔蚀刻成所希望的图案以形成第一电极部和第二电极部的工序。
并且,本发明的安装基板的制造方法的特征在于,具有如下工序:准备在一主表面粘贴第一导电箔的绝缘基板的工序;通过铣削加工在所述绝缘基板的形成元件固定安装电极的区域形成将所述绝缘基板贯通的元件固定安装电极用贯通孔的工序;在所述绝缘基板的相反主表面上粘贴第二导电箔,使所述第二导电箔的背面侧在所述元件固定安装电极用贯通孔的底面露出的工序;用膜将所述第一导电箔及所述第二导电箔的表面覆盖的工序;通过电解电镀,在所述元件固定安装电极用贯通孔内,从露出在底部侧的所述第二导电箔的背面仅朝向上方形成镀铜层,用所述镀铜层填充所述元件固定安装电极用贯通孔的工序;将所述镀铜层的表面平坦地研磨而进行平坦化的工序;将所述第一导电箔及第二导电箔蚀刻成所希望的图案以形成第一电极部和第二电极部的工序。
根据本发明的安装基板,能够得到以下效果。
第一,安装基板通过设置排列成矩阵状且由埋设贯通绝缘基板的元件固定安装电极用贯通孔的电解镀层形成的多个元件固定安装电极部,向元件固定安装电极部迅速传递自发热元件产生的热量,从而实现散热性极高的印刷基板,其中,在元件固定安装电极用贯通孔的底部露出第二导电箔的背面。
第二,元件固定安装电极部为纯铜块,具有与现有的金属基板、引线框架、散热件相同的导热性。因此,铜的热导率提高到400W/mK,将散热性能够提高约40倍,然而,在现有的印刷基板中,经常使用铜膏的导热通路的热导率为充其量只有10W/mK。
另外,在由镀铜层形成现有的通孔的情况下,热导率为48W/mK,因此也能把散热性提高约8倍。
第三,由于在安装基板的各单元22上以埋入的方式配置元件固定安装电极部的镀铜层,因此,构成与纯铜的散热件埋入印刷基板的结构等效的结构,从而兼备印刷基板所具有的批量制造的利便性和高散热性的特性。而且,由于元件固定安装电极部位于各单元的中央部,因此,元件固定安装电极部被切割线包围,从而构成元件固定安装电极部不被切割的结构。
第四,对于安装基板而言,元件固定安装电极部的大小根据散热特性来设计,无论是形状还是厚度都可以任意选择。当想要得到高散热性时,使单元自身的大小加大,或者使绝缘基板的厚度加厚,以增大元件固定安装电极部的体积即可。
第五,由于在安装基板上将多个单元邻接排列成矩阵状,因此,可以将多个单元集成,从而能够大幅提高生产效率并降低成本。另外,对于该安装基板而言,由于元件固定安装电极部构成由镀铜层埋入的形状,因此,在制造工序中几乎不浪费原材料,从而可以实现环境友好型生产。
根据本发明的安装基板的制造方法,能够得到以下效果。
第一,通过形成使第二导电箔的背面侧露出在元件固定安装电极用贯通孔的底面的元件固定安装电极用贯通孔的工序,以及向第二导电箔通电进行电解电镀以在元件固定安装电极用贯通孔上自露出在底部侧的第二导电箔背面仅朝向上方形成镀铜层,用镀铜层填充元件固定安装电极用贯通孔的工序,能够将纯铜的元件固定安装电极部埋入安装基板而形成。由此,与现有的印刷基板中只通过导热通路或者通孔提高散热性的结构相比,能够制造与多个纯铜的散热件埋入印刷基板的结构等效的安装基板。
第二,除第一导电箔的形成元件固定安装电极部的预定区域及其周边部之外,用膜覆盖第一导电箔,用膜覆盖第二导电箔的表面,并且仅将第二导电箔作为负电极进行电解电镀,因此,仅有露出在元件固定安装电极用贯通孔的底面的第二导电箔的背面作为电解电镀的电极起作用,仅在该部分析出镀铜层,随着时间的经过,镀铜层逐渐生长,将元件固定安装电极用贯通孔埋设。由此,由于镀铜层从露出在元件固定安装电极用贯通孔的底面的第二导电箔的背面生长,因此,能够形成没有产生空隙的高密度的纯铜块,从而形成良好的散热件。而且,元件固定安装电极用贯通孔的形状无论选择哪种形状,都能够形成可靠地埋设该元件固定安装电极用贯通孔的元件固定安装电极部。绝缘基板的厚度也可以选择,在该情况下,通过选择铜的电解电镀时间,也能够使镀铜层以埋设元件固定安装电极用贯通孔的方式生长。
即,无论元件固定安装电极部的镀铜层的形状和厚度如何,都能够应对。
第三,对第一导电箔上的膜及自元件固定安装电极用贯通孔突出的镀铜层进行机械研磨以使其表面平坦,因此能够固定安装发热元件。
而且,由于通孔镀层兼作元件固定安装电极部的盖镀层,因此,能够简化工序。
第四,通过将多个单元邻接配置成矩阵状,能够大批量制造组装有发热元件的半导体装置,而且,通过将元件固定安装电极部配置在各单元的中央部,在切割时能够避免被切割。
附图说明
图1(A)是本发明的发光装置的俯视图,(B)是剖面图。
图2(A)是本发明所使用的安装基板的俯视图,(B)是俯视图。
图3(A)是本发明所使用的安装基板的表面局部放大图,(B)是背面局部放大图。
图4(A)~(E)是说明本发明的制造方法的剖面图。
图5(F)~(J)是说明本发明的制造方法的剖面图。
图6(K)~(N)是说明本发明的制造方法的剖面图。
图7(A)~(D)是说明本发明的制造方法的剖面图。
图8是说明现有的发光装置的剖面图。
图9是说明现有的发光装置的剖面图。
图10是说明现有的发光装置的剖面图。
图11是说明现有的发光装置的剖面图。
附图标记说明
1安装基板
2框部
5对位孔
7标识
10绝缘基板
11第一导电箔
12第二导电箔
13第一电极部
14第二电极部
20元件载置部
21元件载置用贯通孔
22电镀层
23、23a、23b、23c、23d、23e导电性金属层
27、28分离槽
30金属细线
31发热元件
32第一电极
33第二电极
34接合剂
35透明树脂
40、41膜
50发光装置
具体实施方式
参照图1~图7,说明本发明的实施方式。
首先,图1表示采用了本发明的安装基板的发光装置。图1(A)是本发明的发光装置的俯视图,图1(B)是图1(A)的a-a线剖面图。
采用了本实施方式的安装基板的发热元件主要具有:绝缘基板10、第一导电箔11、第二导电箔12、第一电极部13、第二电极部14、元件固定安装电极部20和发热元件31。
绝缘基板10作为第一导电箔11及第二导电箔12的支承基板起作用,可以采用由FR4(环氧玻璃布(エポキシドガラス布))或BT(双马来酰亚胺三嗪)树脂构成的基板、环氧玻璃基板、聚酰亚胺玻璃基板等。在本实施方式中,作为一例,采用由BT树脂构成的基板。绝缘基板10的厚度t1例如为50~600μm左右。
第一导电箔11及第二导电箔12使用接合剂压接而粘贴在绝缘基板10的两表面上。作为第一导电箔11及第二导电箔12,只要是能够蚀刻的金属即可。在本实施方式中,采用了由铜制成的金属箔。上述第一导电箔11及第二导电箔12与后述的第一电极部13及第二电极部14一同构成配线的一部分。
即,作为配线的第一导电箔11及第二导电箔12的膜厚选择一定的厚度。配线的厚度根据安装的电路元件的电流容量等任意确定。第一导电箔11和第二导电箔12的膜厚相同,例如为9~35μm。
第一电极部13及第二电极部14分别由第一导电箔11及其表面的电解镀层以及第二导电箔12及其表面的电解镀层形成。由于第一电极部13和第二电极部14也构成配线的一部分,因此作为配线,其膜厚可以任意选择所需的厚度。
元件固定安装电极部20为,在绝缘基板10的大致中央附近贯通绝缘基板10形成元件固定安装电极用贯通孔21,从露出在元件固定安装电极用贯通孔21的底部的第二导电箔的与绝缘基板10接合的接合面侧,通过铜的电解电镀,仅在元件固定电极用贯通孔方向上生长镀铜层22,该镀铜层22埋设上述元件固定安装电极用贯通孔21,然后对镀铜层22表面进行研磨使其平坦,进而与第一电极部13连接而形成。
本发明的特征在于:仅从露出在元件固定安装电极用贯通孔21的底部的第二导电箔12的与绝缘基板10接合的接合面侧(即,背面侧),长时间进行铜的电解电镀,使镀铜层22以埋设元件固定安装电极用贯通孔21的方式生长。在现有的通孔电镀中自两表面的导电箔析出镀铜层,因此,本发明的特征与现有技术存在本质区别,即便是大面积的元件固定安装电极用贯通孔21,也能够可靠地持续电解镀铜,直至将元件固定安装电极用贯通孔21埋设。
在本实施方式中,作为一例,通过使用激光的干式蚀刻加工来形成元件固定安装电极用贯通孔21。需要说明的是,也可以通过使用NC机床(NC铣床)的铣削加工来形成元件固定安装电极用贯通孔21。元件固定安装电极用贯通孔21可以形成为正方形、圆形、椭圆形、多边形等。干式蚀刻加工适合形成小孔径的元件固定安装电极用贯通孔,而铣削加工适合形成大孔径的元件固定安装电极用贯通孔。
元件固定安装电极部20的大小大于载置的发热元件31,其形状形成为长方形、圆形、椭圆形、多边形等任意形状。详细而言,在干式蚀刻加工的情况下,通过激光的描绘,能够形成任意形状,在铣削加工的情况下,通过预先确定的铣削形状来形成。
作为一例,元件固定安装电极部20的形状为上面开口及底面开口的直径为2.2~2.3mm且高度为2.0mm的长方形。
发热元件31为三族氮化物类化合物半导体(例如氮化镓)的高功率发热元件,在元件的一主表面设有第一电极32,而在相反侧的主表面设有第二电极33。发热元件31的底面为0.15mm的正方形、高度为60~100μm。在此,作为一例,使用了高度为100μm的发热元件31。发热元件31以使第二电极33对置的方式配置在元件固定安装电极部20上,并使用接合剂34固定安装在元件固定安装电极部20的表面上。
接合剂34是例如包含贵金属的导电膏。需要说明的是,也可以实施镀金(Au)并通过Au共晶来固定安装。
发热元件31的各电极通过金属细线30的引线接合与规定的第一电极部13连接。第一电极部13经由通孔的通孔镀层与规定的第二电极部14连接。
透明树脂35将整体覆盖,并起到保护发热元件31及金属细线30的作用,同时作为发热元件31的透镜起作用。
在安装本实施方式的发光装置50时,将在背面露出的第二电极部14使用焊锡等表面安装在安装用母板上。
接下来,参照图2~图3说明安装基板的图案。图2(A)是安装基板表面的俯视图、图2(B)是安装基板背面的俯视图。图3(A)是安装基板表面的局部放大图、图3(B)是安装基板背面的局部放大图。
图2(A)、(B)所示的安装基板具体被切断为70mm×70mm的大小。周边设有画框状的框部2,在框部2中呈矩阵状地邻接排列有各单元22。在图2中,以11行10列的方式排列有5mm×5mm的单元22,整体设有110个单元22。各单元22之间的边界成为切割线。
在各单元22的大致中央附近,以埋入绝缘基板10的形状(图中涂黑的部分)配置有元件固定安装电极部20的镀铜层,在本实施例中,构成一边的长度在2~3mm的范围的长方形。元件固定安装电极部20的大小根据散热特性来设计,无论是形状还是厚度都可以任意选择。在想要得到高散热性时,增大单元22自身的大小,或者增加绝缘基板10的厚度即可。
在框部2的四边上设有多个对位孔5,在右上设置切口部6以用于识别正反面和上下方向。另外,在框部2上设有与各单元22的边界对应的标识7,相互对置的边的标识7限定切割线,该标识7在切割时用来对位。这些对位孔5和标识7在制造工序中用于与各单元22进行对位,从而能够实现精度极高的发热元件装置的制造。
接下来,图3(A)表示安装基板1的表面局部放大图,图3(B)表示安装基板1的背面局部放大图。各单元22的大小为5mm×5mm,非常小。
在各单元22,第一电极部13设置在绝缘基板10的表面上,被构图为四个岛部。其中的一个岛部与元件固定安装电极部20连接,剩下的三个岛部被分离。第二电极部14设置在绝缘基板10的背面上,被构图为五个岛部。中央的细长的岛部与元件固定安装电极部20连接,在其两侧各配置有两个岛部。
在各单元22的两侧,分别设置两个通孔15a、15b、16a、16b,通过在各通孔内形成的通孔镀层,将与第一电极部13和第二电极部14对应的岛部电连接。通孔15a、15b、16a、16b与切割线重叠而设置,在切割时一半被切掉,剩下的一半在各单元22的侧面露出,构成侧通孔结构。
各岛部的构图根据载置的发热元件所具有的电极数而进行。第一电极部13的岛部在其表面设有能够进行接合的金属镀层23a以便能够进行发热元件的固定安装或者金属细线的接合,在第二电极部14的岛部上设有能够进行焊锡接合的金属层24a、24b、24e(参照图1(B)、图5(J))以便能够进行表面安装。
本发明的安装基板的特征在于,在本实施例的情况下,将110个作为散热件起作用的元件固定安装电极部20埋入大小为70mm×70mm的绝缘基板,从而可以实现散热性高的印刷基板。由此,能够实现兼有印刷基板所具有的组装简单化和高散热性的安装基板。
接下来,参照图4~图7说明本发明的安装基板的制造方法及发热元件的安装方法。
(实施例1)
以下,作为本实施方式的一例,说明通过使用激光的干式蚀刻来制造安装基板的方法。
在第一工序(图4(A))中,准备在两主表面粘贴有第一导电箔11及第二导电箔12的绝缘基板10。
该绝缘基板10在一主表面粘贴有铜的第一导电箔11并在另一主表面粘贴有与第一导电箔11同等厚度的第二导电箔12。
作为绝缘基板10,例如可以使用由FR4或BT树脂构成的基板、环氧玻璃基板、聚酰亚胺玻璃基板,根据不同情况,可以使用氟基板、玻璃PPO基板、陶瓷基板等,柔性板,膜等。在本实施方式中,作为一例,采用厚度t1为100μm左右的BT树脂基板。绝缘基板10在60~600μm内选择,构成与元件固定安装电极部散热所需的厚度相同的厚度。
作为第一导电箔11及第二导电箔12,采用了由铜制成的金属箔。第一导电箔11、第二导电箔12的膜厚相同,为9~35μm(例如18μm)左右。
在第二工序(图4(B))中,选择性地除去预定的形成元件固定安装电极用贯通孔21的区域的第一导电箔11以使绝缘基板10露出。
在本实施方式中,作为一例,通过使用激光的干式蚀刻(激光通路加工)来形成元件固定安装电极用贯通孔,这将在后面叙述。此时,若在激光照射的区域存在导电箔(Cu),则因激光被Cu反射,故导电箔作为掩模起作用。
于是,在本工序中,将形成有所希望的图案的抗蚀剂PR等作为掩模,通过蚀刻,选择性地除去形成元件固定安装电极用贯通孔21的预定区域的第一导电箔11,从而形成使该区域的绝缘基板10露出的开口部OP。
在第三工序(图4(C))中,对绝缘基板10选择性地进行干式蚀刻来形成元件固定安装电极用贯通孔21,当检测到第二导电箔12的背面时停止干式蚀刻,从而在元件固定安装电极用贯通孔21的底面露出第二导电箔12的背面侧。
对自开口部OP露出的绝缘基板10进行干式蚀刻。在此,作为干式蚀刻,采用使用激光的蚀刻(激光通路加工法)。激光例如是YAG激光、CO2激光等,在BT树脂的绝缘基板10能够被蚀刻但不会使作为第二导电箔12的Cu熔融的条件下进行激光照射。
作为激光通路加工法,有:激光加工的直径与将第一导电箔11除去而得到的开口部OP相同的共形(コンフオ一マル)加工法、激光加工的直径比开口部OP小的开窗(ラ一ジウインドウ)加工法等。
向自开口部OP露出的绝缘基板10照射激光。绝缘基板10被除去,当检测到第二导电箔12的背面(与绝缘基板10抵接的一侧)露出时,停止蚀刻(激光照射)。由此,形成将绝缘基板10完全贯通的通路孔形状的元件固定安装电极用贯通孔21,使第二导电箔12背面的一部分露出。该露出的第二导电箔12在第五工序中进行电解电镀时构成负电极。
在本实施方式中,由于能够利用第二导电箔12进行终点检测,因此,能够准确且容易地形成元件固定安装电极用贯通孔21和该元件固定安装电极用贯通孔21底部的负电极。而且,为了能够利用第二导电箔12进行终点检测,适当选择能够加工绝缘基板10但不会使第二导电箔12(Cu)熔融的激光照射条件。
需要说明的是,通过激光通路加工法形成的元件固定安装电极用贯通孔21,其侧壁构成平坦的垂直面21a。元件固定安装电极用贯通孔21的大小大于载置在元件固定安装电极部20上的发热元件31,其形状为正方形、圆形、椭圆形、多边形等。作为一例,元件固定安装电极用贯通孔21的形状为上面开口及底面开口的直径为2.2~2.3mm且高度为2.0mm的长方形。元件固定安装电极用贯通孔21的形状根据激光的描绘能够选择任意的形状,可以选择为比发热元件31大的正方形、长方形、圆形、椭圆形、多边形等任意形状。
在第四工序(图4(D))中,分别用膜40、41覆盖第一导电箔11及第二导电箔12的表面。
作为膜40、41,例如使用干膜。在本实施方式中,作为一例采用了日本利斯顿(リストン)株式会社的FRA063系列产品。
在第一导电箔11及第二导电箔12的表面上粘贴将光致抗蚀剂做成膜状而得到的膜40、41。此时,第一导电箔11除形成元件固定安装电极部20的预定区域及其周边部之外被膜40覆盖。需要说明的是,虽然未图示,但是粘贴在第一导电箔11表面的膜40也可以完全粘贴而覆盖形成元件固定安装电极部20的预定区域。在该情况下,膜40被设有大小为后述第五工序的电镀液能够进入元件固定安装电极用贯通孔21内的开口部并进行覆盖。
在第五工序(图4(E))中,通过铜的电解电镀,将镀铜层22形成在从元件固定安装电极用贯通孔21的底面露出的第二导电箔12的背面上,从而埋设元件固定安装电极用贯通孔21。
本工序是成为本发明的特征的工序,其特征在于:第一导电箔11除形成元件固定安装电极部20的预定区域及其周边部之外被膜40覆盖,第二导电箔12的表面被膜41覆盖,仅将第二导电箔12作为负电极进行电解电镀。由此,仅有露出在元件固定安装电极用贯通孔21的底面的第二导电箔12的背面作为电解电镀的电极起作用,并且仅在该部分析出镀铜层22,随着时间的经过,镀铜层22逐渐生长,埋设元件固定安装电极用贯通孔21。
上述情况与通常的通孔电镀情况完全不同,在通常的通孔电镀中,将两表面的导电箔作为负电极起作用,进行铜的电解电镀。详细而言,将基板浸渍在钯等的溶液后进行铜的无电解电镀,然后进行电解电镀,使镀铜层从两表面的导电箔生长,因此镀铜层从贯通孔的入口侧生长,难以用镀铜层埋设贯通孔。
在本工序中,仅将第二导电箔12与负电极连接并进行电解电镀,使得从露出在元件固定安装电极用贯通孔21的底部侧的第二导电箔12的背面,仅朝向上方慢慢地生长镀铜层22。在本实施方式中,作为电解电镀的条件的一例,若在电解镀铜液中将电流密度设为40A,则单位时间内可以析出25~30μm的镀铜层22。为了用镀铜层22填充元件固定安装电极用贯通孔21,持续进行电解电镀直至镀铜层22从覆盖元件固定安装电极用贯通孔21的膜40呈蘑菇状突出,以从膜40的表面突出的形状结束电解电镀。
在本工序中,由于从第二导电箔12的背面仅朝向上方慢慢地生长镀铜层22,因此,不会产生像现有的通孔电镀那样的空隙。
因此,镀铜层22填充元件固定安装电极用贯通孔21,构成在上表面及底面与第一导电箔11及第二导电箔12成为一体的纯铜块,能够作为散热件起作用。
在第六工序(图5(F))中,对第一导电箔11上的膜40及自元件固定安装电极用贯通孔21突出的镀铜层22进行机械研磨,使其表面平坦。
使用带有陶瓷刃的研磨机进行机械研磨,使呈蘑菇状突出的镀铜层22和第一导电箔11上的膜40的高度大致平坦。此时,只要使镀铜层22的表面大致平坦即可,不需要将镀铜层22的表面研磨而使其高度达到与第一导电箔11的表面相同的高度。
在该研磨后,为了消除因进行机械研磨而产生的表面变形以及为了进一步使表面平坦化,使用稀蚀刻液轻轻地进行蚀刻。将该处理称为瞬间蚀刻(フラツシユエツチング)。
在该工序中,即便是厚度为100μm以上的镀铜层22,也可以将表面平坦化成具有5μm以下的凹凸,因此,可以实现在其上能够固定安装发热元件的纯铜的元件固定安装电极部20。
在第七工序(图5(G))中,除去第一导电箔11及第二导电箔12表面上的膜40、41。
使用苛性钠溶液,将表面膜40、41溶解除去,使第一导电箔及第二导电箔11、12的表面露出。
在第八工序(图5(H))中,形成贯通第一导电箔11、第二导电箔12及绝缘基板10的通孔15、16。
在本工序中,在绝缘基板10的端部形成预定的通孔15、16。通过铣削加工,形成孔径为0.2mm左右的通孔15、16。
在第九工序(图5(I))中,通过通孔电镀,在第一导电箔11及第二导电箔12、通孔15、16的内壁上形成通孔镀层。
将绝缘基板10整体浸渍在钯溶液中,对第一导电箔11及第二导电箔12表面和通孔15、16内进行Cu的无电解电镀,然后进行Cu的电解电镀,从而形成膜厚约20μm的通孔镀层。
通孔镀层覆盖在通孔15、16的侧壁露出的绝缘基板10表面。而且,通孔镀层形成在第一导电箔11表面及第二导电箔12表面上并构成一体,在绝缘基板10的端部将第一导电箔11及第二导电箔12连接。
通孔镀层也具有盖镀层的作用,该盖镀层将在前述第六工序中进行机械研磨的元件固定安装电极用贯通孔21的镀铜层22的微细凹凸覆盖以使第一导电箔11表面平坦。
在第十工序(图5(J))中,通过电解电镀,在第一电极部13、元件固定安装电极部20及第二电极部14上择性地粘贴导电性金属层23。导电性金属层23是能够进行接合的硬度高的多层金属层。在此,例如是镍(Ni)-金(Au)层或Ni-Ag层。此外,也可以是使用钯(Pd)等的Ni-Pd层或Ag-Pd层。Ni层是硬度高的金属层,Au层或Ag层能够与金属细线28接合。
在此,使固定发热元件的元件固定安装电极部20的中央部、第一电极部13中进行接合的区域以及第二电极部14中进行表面安装的区域露出并用抗蚀层(未图示)进行覆盖,进行电解电镀。镍层形成约5μm,金或银或钯层形成约0.2μm。金或银或钯层能够进行接合,并且也具有作为发光元件的反射器的作用。
需要说明的是,在本工序中,为了防止电镀液侵入,可以用石膏等绝缘物埋入通孔15、16。
在第十一工序(图6(K))中,将第一导电箔11及第二导电箔12蚀刻为所希望的图案,形成第一电极部13和第二电极部14。
在本工序中,用抗蚀层(未图示)覆盖第一电极部13及第二电极部14,将抗蚀层作为掩模,对第一导电箔11及第二导电箔12进行蚀刻。由此,形成分离槽27、28,从而构图第一电极部13及第二电极部14。
在该蚀刻中,使用氯化铁溶液。接下来,剥离除去抗蚀层。
由此,形成将发热元件31固定安装的元件固定安装电极部20和由第一电极部13及第二电极部14形成的导出电极13a及背面安装电极14b,呈矩阵状地形成多个载置各发热元件31的单元的图案。关于各单元的图案形状参照图2(A)已进行了说明,故在此省略说明。
通过以上工序,完成了本发明的安装基板。下面,说明将使用该安装基板的发光元件等作为发热元件进行组装的制造方法。
在第十二工序(图6(L))中,在元件固定安装电极部20上固定安装发热元件31。
使用导电接合剂34,将发热元件31的下表面的第二电极33固定安装在元件固定安装电极部20上。发热元件31的固定安装使用芯片安装器。发热元件31实际固定安装在层叠于元件固定安装电极部20上的导电性金属层23(23b)。
作为发热元件31,除高功率LED之外,也包括晶体管、功率MOS半导体元件、IGBT、功率集成电路等。
作为导电接合剂34,使用例如银(Ag)等导电膏。而且,发热元件31也可以通过在元件固定安装电极部20上镀金(Au)并经由Au共晶来固定安装,在该情况下,另行进行镀金Au。
在第十三工序(图6(M))中,用金属细线30连接发热元件上表面的第一电极32和导出电极13a。
使用连接器一边对电极的位置进行图案识别,一边通过超声波热压接,用金的金属细线30连接发热元件31的第一电极32和覆盖导出电极13a的导电性金属层23a。
在第十四工序(图6(N))中,用透明树脂覆盖发热元件31及金属细线30。
用透明树脂35覆盖发热元件31及金属细线30。透明树脂保护发热元件31及金属细线30不受外部气体影响,而且也作为使光散射的透镜起作用。
在第十五工序(图6(N))中,沿着箭头所示的切割线,对结束安装的各单元进行切割,分离为单个发光装置。
如图2所示,在绝缘基板10上呈矩阵状地排列有多个单元。而且,如图3所示,通孔15a、15b、16a、16b与各单元间的切割线重叠而设置。接着,通过切割,将呈矩阵状地排列在绝缘基板10上的多个单元分离为单个的完成的发光装置50。此时,通孔15a、15b、16a、16b也被切割,以侧通孔的形状残留在各个单元上。
具体来说,切割时利用位于安装基板1周边的对位孔5进行定位,并利用对置的标识7来特定切割线并进行切割。其结果是,在以矩阵状埋入安装基板1并成为散热件的多个元件固定安装电极部20上,可以大量安装发热元件31。
组装有在本发明的安装基板上安装的发热元件的半导体装置,通过切割被分离为单个半导体装置,并通过表面安装组装在散热性高的印刷基板或膜基板的母板上,这些基板粘贴在构成框体等的不锈钢或铁的金属板上,或者陶瓷基板上。由此,在本发明的半导体装置中,来自发热元件31的热量暂时传递到元件固定安装电极部20,该热量自元件固定安装电极部20扩散,并经由母板传递到由设备的框体等制成的大型散热板上,从而向外部进行散热。
(实施例2)
以下,作为本实施方式的另一例,说明通过使用NC机床(NC铣床)的切削加工来制造安装基板的方法。需要说明的是,由于一部分工序与前述实施例1的工序重复,故在此仅详细说明不同的工序。
在第一工序(图7(A))中,准备在一主表面上粘贴第一导电箔的绝缘基板。
准备在一主表面上粘贴铜等第一导电箔11的绝缘基板10。
在本实施方式中,作为绝缘基板10的一例,采用了厚度t1为60μm左右的BT树脂基板。第一导电箔11只要是能够进行蚀刻的金属即可,在本实施方式中采用由铜制成的金属箔,其膜厚为9~35μm(例如13μm)左右。
在第二工序(图7(B))中,选择性地切削第一导电箔11及绝缘基板10,形成元件固定安装电极用贯通孔21。
选择性地切削形成元件固定安装电极用贯通孔21的预定区域。在此,使用NC机床(NC铣床),通过钻孔刀进行切削加工。但并不限于钻孔刀,也可以使用立铣刀或钻头进行切削。
在本实施方式中,通过铣削加工的机械方式,可以准确且容易地形成元件固定安装电极用贯通孔21。而且,元件固定安装电极用贯通孔21的侧壁21a形成垂直面。元件固定安装电极用贯通孔21的大小形成为比固定安装在元件固定安装电极部20的发热元件31大的正方形、圆形、椭圆形、多边形等形状。作为一例,元件固定安装电极用贯通孔21的形状为上表面及底面的开口直径为2.2~2.3mm且高度为2.0mm的长方形。
在第三工序(图7(C))中,使用接合片18粘贴第二导电箔12。
在本工序中,使用接合片18,在绝缘基板10的与设有第一导电箔11的一侧相反的一侧的主表面上粘贴第二导电箔12。其结果是,能够形成第二导电箔12背面的一部分在元件固定安装电极用贯通孔21的底面露出的通路孔。露出的上述第二导电箔12在第五工序中进行电解电镀时与负电极连接。需要说明的是,处于元件固定安装电极用贯通孔21底面的接合片18通过激光蚀刻被除去。
在第四工序(图7(D))中,用膜40、41将第一导电箔11及第二导电箔12的表面。
在本实施方式中,作为一例,采用了日本利斯顿株式会社的FRA063系列产品。
在第一导电箔及第二导电箔11、12的表面上粘贴将光致抗蚀剂做成膜状而得到的膜40、41时,除形成元件固定安装电极部20的预定区域及其周边部之外,在第一导电箔11上覆盖膜40。需要说明的是,虽未图示,但也可以在形成元件载置部20的预定区域上重叠地粘贴膜40。在该情况下,除大小为后述第五工序的电镀液能够进入元件固定安装电极用贯通孔21内的开口部之外,用膜40进行覆盖。
由于第五工序之后的工序与实施例1相同,故省略说明。其中,接合片18被省略。

Claims (9)

1.一种安装基板,其特征在于,具有:
第一导电箔及第二导电箔,其分别设置在绝缘基板的两主表面上;
元件固定安装电极用贯通孔,多个该元件固定安装电极用贯通孔排列成矩阵状,并贯通所述绝缘基板,在所述元件固定安装电极用贯通孔的底部露出所述第二导电箔的背面,该元件固定安装电极用贯通孔形成为其孔径大于通孔的孔径,并且大于载置在元件固定安装电极部上的发热元件;
所述元件固定安装电极部,其由填充各所述元件固定安装电极用贯通孔且自所述元件固定安装电极用贯通孔底部的所述第二导电箔的背面仅朝向上方生长至所述第一导电箔的表面的电解镀层埋设而形成;
所述通孔,多个该通孔排列成矩阵状,并贯通所述第一导电箔、所述第二导电箔和所述绝缘基板;
第一电极部,其由所述第一导电箔形成为所希望的图案;
第二电极部,其由所述第二导电箔形成为所希望的图案;
通孔镀层,其连接所述第一电极部和第二电极部。
2.如权利要求1所述的安装基板,其特征在于,
所述元件固定安装电极部的体积根据载置在该元件固定安装电极部上的所述发热元件的发热来选择所述绝缘基板的厚度而被改变。
3.如权利要求1所述的安装基板,其特征在于,
各所述元件固定安装电极部、各所述第一电极部及各所述第二电极部被切割线包围。
4.一种安装基板的制造方法,其特征在于,具有如下工序:
准备在两主表面上分别粘贴第一导电箔及第二导电箔的绝缘基板的工序;
选择性地除去形成元件固定安装电极部的区域的所述第一导电箔以使所述绝缘基板露出的工序;
对所述绝缘基板选择性地进行干式蚀刻以形成孔径大于通孔的孔径并且大于载置在所述元件固定安装电极部上的发热元件的元件固定安装电极用贯通孔的工序,其中在检测到所述第二导电箔的背面时停止干式蚀刻,使所述第二导电箔的背面侧露出在所述元件固定安装电极用贯通孔的底面;
用膜覆盖所述第一导电箔及所述第二导电箔的表面的工序;
通过电解电镀,在所述元件固定安装电极用贯通孔内,从露出在底部侧的所述第二导电箔的背面仅朝向上方形成镀铜层,用所述镀铜层填充所述元件固定安装电极用贯通孔的工序;
将所述镀铜层的表面平坦地研磨而进行平坦化的工序;
形成将所述第一导电箔、所述第二导电箔及所述绝缘基板贯通的通孔的工序;
通过通孔电镀来形成将所述第一导电箔及所述第二导电箔连接的通孔镀层的工序;
将所述第一导电箔及第二导电箔蚀刻成所希望的图案以形成第一电极部和第二电极部的工序。
5.如权利要求4所述的安装基板的制造方法,其特征在于,
在用所述镀铜层填充所述元件固定安装电极用贯通孔的工序中,所述镀铜层从粘贴在所述第一导电箔的所述膜的表面突出。
6.如权利要求4所述的安装基板的制造方法,其特征在于,
在将所述镀铜层的表面平坦地研磨而进行平坦化的工序中,在研磨所述镀铜层后进行瞬间蚀刻。
7.一种安装基板的制造方法,其特征在于,具有如下工序:
准备在一主表面粘贴第一导电箔的绝缘基板的工序;
通过铣削加工在所述绝缘基板的形成元件固定安装电极部的区域形成将所述绝缘基板贯通的孔径大于通孔的孔径并且大于载置在所述元件固定安装电极部上的发热元件的元件固定安装电极用贯通孔的工序;
在所述绝缘基板的相反主表面上粘贴第二导电箔,使所述第二导电箔的背面侧在所述元件固定安装电极用贯通孔的底面露出的工序;
用膜将所述第一导电箔及所述第二导电箔的表面覆盖的工序;
通过电解电镀,在所述元件固定安装电极用贯通孔内,从露出在底部侧的所述第二导电箔的背面仅朝向上方形成镀铜层,用所述镀铜层填充所述元件固定安装电极用贯通孔的工序;
将所述镀铜层的表面平坦地研磨而进行平坦化的工序;
形成将所述第一导电箔、所述第二导电箔及所述绝缘基板贯通的所述通孔的工序;
通过通孔电镀来形成将所述第一导电箔及所述第二导电箔连接的通孔镀层的工序;
将所述第一导电箔及第二导电箔蚀刻成所希望的图案以形成第一电极部和第二电极部的工序。
8.如权利要求7所述的安装基板的制造方法,其特征在于,
在用所述镀铜层填充所述元件固定安装电极用贯通孔的工序中,所述镀铜层从粘贴在所述第一导电箔的所述膜的表面突出。
9.如权利要求7所述的安装基板的制造方法,其特征在于,
在将所述镀铜层的表面平坦地研磨而进行平坦化的工序中,在研磨所述镀铜层后进行瞬间蚀刻。
CN201110254070.6A 2010-12-30 2011-08-31 安装基板及其制造方法 Expired - Fee Related CN102544310B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-294622 2010-12-30
JP2010294622A JP5443334B2 (ja) 2010-12-30 2010-12-30 実装基板およびその製造方法

Publications (2)

Publication Number Publication Date
CN102544310A CN102544310A (zh) 2012-07-04
CN102544310B true CN102544310B (zh) 2015-03-18

Family

ID=46350735

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110254070.6A Expired - Fee Related CN102544310B (zh) 2010-12-30 2011-08-31 安装基板及其制造方法

Country Status (4)

Country Link
JP (1) JP5443334B2 (zh)
KR (1) KR101265008B1 (zh)
CN (1) CN102544310B (zh)
TW (1) TW201230937A (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211139B2 (en) 2012-05-24 2019-02-19 Unimicron Technology Corp. Chip package structure
TWI498063B (zh) * 2012-10-02 2015-08-21 Fitilite S Pte Ltd 高功率元件導熱裝置及其製造方法
CN105374911B (zh) * 2014-08-29 2019-01-01 佛山市国星光电股份有限公司 一种新型薄膜衬底led器件及其制造方法
JP2016213283A (ja) * 2015-05-01 2016-12-15 ソニー株式会社 製造方法、および貫通電極付配線基板
DE102016106387A1 (de) * 2016-04-07 2017-10-12 Osram Opto Semiconductors Gmbh Lichtemittierendes bauelement
JP6667184B2 (ja) * 2016-04-19 2020-03-18 日本特殊陶業株式会社 配線基板の製造方法
TWI585932B (zh) * 2016-05-11 2017-06-01 欣興電子股份有限公司 晶片封裝結構
JP6838528B2 (ja) 2017-08-31 2021-03-03 日亜化学工業株式会社 基板の製造方法と発光装置の製造方法
JP7174231B2 (ja) 2018-09-25 2022-11-17 日亜化学工業株式会社 発光装置の製造方法および発光装置
JP7270525B2 (ja) * 2019-10-31 2023-05-10 デンカ株式会社 複合基板及びその製造方法、並びに、回路基板の製造方法
CN116601764A (zh) * 2020-12-16 2023-08-15 三菱电机株式会社 半导体装置、电力变换装置及移动体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047836A (ja) * 2002-07-12 2004-02-12 Mitsui Chemicals Inc プリント配線板とその製造方法
JP2005347401A (ja) * 2004-06-01 2005-12-15 Meiko:Kk 光素子チップ部品
CN101317277A (zh) * 2005-11-18 2008-12-03 阿莫先思电子电器有限公司 电子零件封装
CN101355133A (zh) * 2007-07-26 2009-01-28 夏普株式会社 氮化物基化合物半导体发光器件及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047836A (ja) * 2002-07-12 2004-02-12 Mitsui Chemicals Inc プリント配線板とその製造方法
JP2005347401A (ja) * 2004-06-01 2005-12-15 Meiko:Kk 光素子チップ部品
CN101317277A (zh) * 2005-11-18 2008-12-03 阿莫先思电子电器有限公司 电子零件封装
CN101355133A (zh) * 2007-07-26 2009-01-28 夏普株式会社 氮化物基化合物半导体发光器件及其制作方法

Also Published As

Publication number Publication date
KR101265008B1 (ko) 2013-05-23
JP2012142459A (ja) 2012-07-26
KR20120078567A (ko) 2012-07-10
CN102544310A (zh) 2012-07-04
JP5443334B2 (ja) 2014-03-19
TW201230937A (en) 2012-07-16

Similar Documents

Publication Publication Date Title
CN102544310B (zh) 安装基板及其制造方法
CN100403565C (zh) Led器件
US8610146B2 (en) Light emitting diode package and method of manufacturing the same
TWI694612B (zh) 半導體模組
TWI425599B (zh) 具有凸柱/基座之散熱座及基板之半導體晶片組體
TWI419272B (zh) 具有凸柱/基座之散熱座及訊號凸柱之半導體晶片組體
US9373762B2 (en) Electronic part package
US20120279760A1 (en) Package carrier and manufacturing method thereof
JP2013033910A (ja) 発光素子搭載用基板、ledパッケージ、及びledパッケージの製造方法
CN107331659B (zh) Led电路板、终端设备及led电路板的制作方法
KR101986855B1 (ko) 발광 부품용 회로와 그 제조 방법
CN104349593A (zh) 具有散热垫及电性突柱的散热增益型线路板
JP4735941B2 (ja) 発光素子用の配線基板
KR101080702B1 (ko) 도금된 천공을 구비한 발광 다이오드 패키지 및 그의 제작방법
JP2009071012A (ja) 発光装置及びその製造方法
KR102262128B1 (ko) 발광 디바이스 및 그 제조 방법
JP2013033912A (ja) 発光素子搭載用基板及びledパッケージ
JP2009260395A (ja) 配線基板及びその製造方法
CN102104102A (zh) 半导体芯片组体
CN112701055B (zh) 一种埋置元件的封装方法及封装结构
US11545412B2 (en) Package structure and manufacturing method thereof
JP2008147512A (ja) 発光装置およびその製造方法
JP2010272744A (ja) Ledモジュール装置及びその製造方法
CN102117877B (zh) 半导体芯片组体
JP2006073842A (ja) 配線基板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150318

Termination date: 20170831

CF01 Termination of patent right due to non-payment of annual fee