[go: up one dir, main page]

CN102412155B - 隔离型ldmos的制造方法 - Google Patents

隔离型ldmos的制造方法 Download PDF

Info

Publication number
CN102412155B
CN102412155B CN2011100094560A CN201110009456A CN102412155B CN 102412155 B CN102412155 B CN 102412155B CN 2011100094560 A CN2011100094560 A CN 2011100094560A CN 201110009456 A CN201110009456 A CN 201110009456A CN 102412155 B CN102412155 B CN 102412155B
Authority
CN
China
Prior art keywords
gate
well
drain region
ion implantation
shallow trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2011100094560A
Other languages
English (en)
Other versions
CN102412155A (zh
Inventor
熊涛
刘剑
陈瑜
陈华伦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN2011100094560A priority Critical patent/CN102412155B/zh
Publication of CN102412155A publication Critical patent/CN102412155A/zh
Application granted granted Critical
Publication of CN102412155B publication Critical patent/CN102412155B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种隔离型LDMOS的制造方法，包括步骤：在版图设计过程中，对隔离型LDMOS的漏区的离子注入版图进行变动，使漏区的离子注入区和栅极下方的浅沟槽隔离间相隔一横向距离一；在生产过程中，采用步骤一中所设计的漏区的离子注入版图进行漏区的离子注入。本发明能使漏区和栅极下方的浅沟槽隔离间没有高浓度的漏区的离子注入杂质，能够消除漏区附件的强电场，从而能提高器件的安全工作区域，且仅需变动漏区的离子注入版图，工艺简单、容易实现。

Description

隔离型LDMOS的制造方法
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种隔离型LDMOS的制造方法。
背景技术
随着减少成本，增加功能性的进一步需求，智能型功率高压器件向小尺寸设计发展成为趋势。降低器件的导通电阻(Rdson)和增加安全工作区(SOA)是其发展的主要目标。对于10V～100V的功率高压器件，新颖的器件结构，小的工艺特征尺寸和优化的工艺控制是目前降低器件的导通电阻(的几个发展方向。但是，小的工艺特征尺寸，如漏端硅基板(drain sideActive)的开口面积的减小，都会导致器件在开启状态下的电流密度增加，在强电场的作用下诱发Kick效应，从而导致安全工作区(SOA)的急剧恶化。这是目前智能型功率高压器件研发中急需克服的难点。
如图1所示为现有N型隔离型横向扩散金属氧化物半导体晶体管(LDMOS)的结构示意图，现有N型隔离型LDMOS形成于P型硅衬底上，包括形成于所述P型硅衬底中的深N阱(DNW)、形成于所述深N阱中的高压P阱(HV-PW)，在所述P型硅衬底上还形成有多个浅沟槽隔离(STI)，各所述浅沟槽隔离用于实现各区域间的隔离。在所述P型硅衬底上形成有栅极，所述栅极为多晶硅栅，所述栅极和所述P型硅衬底表面隔离有栅氧化层；所述栅极和所述栅氧化层覆盖了形成于其下方的一个所述浅沟槽隔离的部分区域、以及覆盖了部分所述高压P阱、以及位于所述高压P阱和所述栅极下方的所述浅沟槽隔离间的所述深N阱。在所述栅极一侧的所述高压P阱中形成有源区，所述源区为一N+离子注入区；在所述栅极另一侧、且和所述栅极下方的所述浅沟槽隔离相邻接的所述深N阱中形成有漏区，所述漏区也为一N+离子注入区。所述栅极所覆盖的所述高压P阱部分为沟道区、在所述沟道区和所述漏区间的所述深N阱为漂移区。所述源区、所述漏区上方分别引出源极和漏极。所述高压P阱中形成有一P+离子注入区，该P+离子注入区和所述源区隔离有一所述浅沟槽隔离，在所述P+离子注入区上引出沟道电极。在所述P型硅衬底上还形成有由低压P阱组成的隔离环，所述隔离环将所述深N阱围绕起来，所述隔离环和所述深N阱中的各区域隔离有所述浅沟槽隔离，所述隔离环通过P+离子注入区引出。
现有N型隔离型LDMOS在尺寸缩小时，在如图1中虚线框中电场强度分布可以通过仿真模拟出来，根据仿真结果可知在所述漏区和所述浅沟槽隔离接触位置处的会产生强电场，在该处的强电场的作用下会诱发Kick效应，从而导致安全工作区(SOA)的急剧恶化。
发明内容
本发明所要解决的技术问题是提供一种隔离型LDMOS的制造方法，能增加器件的安全工作区域、且工艺简单、容易实现。
为解决上述技术问题，本发明提供的隔离型LDMOS的制造方法包括如下步骤：
步骤一、在版图设计过程中，对所述隔离型LDMOS的漏区的离子注入版图进行变动，使所述漏区的离子注入区和栅极下方的浅沟槽隔离间相隔一横向距离一。
步骤二、在生产过程中，采用步骤一中所设计的所述漏区的离子注入版图进行所述漏区的离子注入。
更进一步的改进是，所述横向距离一的大小为0.2μm～0.5μm。
更进一步的改进是，步骤二包括如下步骤：
步骤二A、在一P型硅衬底上进行N型离子注入形成深N阱。
步骤二B、采用高压P阱的离子注入工艺在所述深N阱中形成高压P阱。
步骤二C、在所述P型硅衬底上形成浅沟槽，在所述浅沟槽中填入氧化硅形成浅沟槽隔离；所述浅沟槽隔离包括多个，用于实现各区域间的隔离。在要形成栅极区域的下方的所述浅沟槽隔离位于所述深N阱中、且和所述高压P阱相隔一定距离。
步骤二D、在所述P型硅衬底上形成栅极，所述栅极为多晶硅栅极，所述栅极和所述P型硅衬底表面相隔有栅氧化层，所述栅极横向覆盖了部分所述高压P阱、部分所述栅极下方的所述浅沟槽隔离、以及所述栅极覆盖的所述高压P阱和所述浅沟槽隔离间的深N阱；所述栅极所覆盖的所述高压P阱形成沟道区。
步骤二E、通过源漏离子注入形成源区和漏区；所述漏区的位置通过步骤一中所设计的所述漏区的离子注入版图进行定义；使所述漏区位于所述深N阱中、且所述漏区和所述栅极覆盖的所述浅沟槽隔离间相隔所述横向距离一；所述源区位于所述高压P阱中并和所述栅极相邻。
步骤二中不包括在所述源区、所述漏区和所述栅极的表面形成硅合金化的步骤。
本发明隔离型LDMOS的制造方法仅需对漏区的离子注入版图进行变动，使所述漏区的离子注入区和栅极下方的浅沟槽隔离间相隔一横向距离一，从而在所述漏区和所述栅极下方的浅沟槽隔离间没有高浓度的漏区的离子注入杂质，能够消除漏区附件的强电场，从而能提高器件的安全工作区域。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有N型隔离型LDMOS的结构示意图；
图2是本发明方法的流程图；
图3是本发明实施例N型隔离型LDMOS的结构示意图。
具体实施方式
如图2所示，为本发明方法的流程图，如图3所示是本发明实施例N型隔离型LDMOS的结构示意图。本发明实施例N型隔离型LDMOS的制造方法包括如下步骤：
步骤一、在版图设计过程中，对所述N型隔离型LDMOS的漏区的离子注入版图进行变动，使所述漏区的离子注入区和栅极下方的浅沟槽隔离间相隔一横向距离一。所述横向距离一的大小为0.2μm～0.5μm。
步骤二、在生产过程中，采用步骤一中所设计的所述漏区的离子注入版图进行所述漏区的离子注入。
所述步骤二包括如下步骤：
步骤二A、在一P型硅衬底上进行N型离子注入形成深N阱。
步骤二B、采用高压P阱的离子注入工艺在所述深N阱中形成高压P阱。
步骤二C、在所述P型硅衬底上形成浅沟槽，在所述浅沟槽中填入氧化硅形成浅沟槽隔离；所述浅沟槽隔离包括多个，用于实现各区域间的隔离。在要形成栅极区域的下方的所述浅沟槽隔离位于所述深N阱中、且和所述高压P阱相隔一定距离。
步骤二D、在所述P型硅衬底上形成栅极，所述栅极为多晶硅栅极，所述栅极和所述P型硅衬底表面相隔有栅氧化层，所述栅极横向覆盖了部分所述高压P阱、部分所述栅极下方的所述浅沟槽隔离、以及所述栅极覆盖的所述高压P阱和所述浅沟槽隔离间的深N阱；所述栅极所覆盖的所述高压P阱形成沟道区。
步骤二E、通过源漏离子注入形成源区和漏区；所述漏区的位置通过步骤一中所设计的所述漏区的离子注入版图进行定义；使所述漏区位于所述深N阱中、且所述漏区和所述栅极覆盖的所述浅沟槽隔离间相隔所述横向距离一；所述源区位于所述高压P阱中并和所述栅极相邻。
步骤二的各步骤中不包括在所述源区、所述漏区和所述栅极的表面形成硅合金化的步骤。
本发明实施例方法中，还包括在所述深N阱的外周的所述P型硅衬底中通过低压P阱的离子注入工艺形成低压P阱的步骤，有所述低压P阱组成隔离环，所述隔离环将所述深N阱围绕起来，且所述低压P阱和所述深N阱间隔离有所述浅沟槽隔离。
本发明实施例方法中还包括在所述低压P阱中、在所述高压P阱中进行P+离子注入工艺形成所述隔离环和所述沟道电极的引出区域的步骤；以及在所述源区和所述漏区上方引出源极和漏极的步骤、所述高压P阱的所述P+离子注入区上引出沟道电极的步骤。
如图3所示是采用上述步骤后形成的本发明实施例N型隔离型LDMOS的结构示意图，和如图1所示的现有N型隔离型LDMOS的区别之处在于本发明实施例N型隔离型LDMOS的所述漏区的离子注入区和栅极下方的浅沟槽隔离间相隔一横向距离一，在所述漏区和所述栅极下方的浅沟槽隔离间没有高浓度的漏区的离子注入杂质即只有深N阱的N型离子注入杂质。本发明实施例能够消除现有技术存在的漏区和所述栅极下方的浅沟槽隔离的接触位置处会出现强电场的问题，从而能提高器件的安全工作区域。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (2)

1.一种隔离型LDMOS的制造方法，其特征在于，包括如下步骤：
步骤一、在版图设计过程中，对所述隔离型LDMOS的漏区的离子注入版图进行变动，使所述漏区的离子注入区和栅极下方的浅沟槽隔离间相隔一横向距离一；
步骤二、在生产过程中，采用步骤一中所设计的所述漏区的离子注入版图进行所述漏区的离子注入；
步骤二包括如下步骤：
步骤二A、在一P型硅衬底上进行N型离子注入形成深N阱；
步骤二B、采用高压P阱的离子注入工艺在所述深N阱中形成高压P阱；
步骤二C、在所述P型硅衬底上形成浅沟槽，在所述浅沟槽中填入氧化硅形成浅沟槽隔离；在要形成栅极区域的下方的所述浅沟槽隔离位于所述深N阱中、且和所述高压P阱相隔一定距离；
步骤二D、在所述P型硅衬底上形成栅极，所述栅极为多晶硅栅极，所述栅极和所述P型硅衬底表面相隔有栅氧化层，所述栅极横向覆盖了部分所述高压P阱、部分所述栅极下方的所述浅沟槽隔离、以及所述栅极覆盖的所述高压P阱和所述浅沟槽隔离间的深N阱；所述栅极所覆盖的所述高压P阱形成沟道区；
步骤二E、通过源漏离子注入形成源区和漏区；所述漏区的位置通过步骤一中所设计的所述漏区的离子注入版图进行定义；使所述漏区位于所述深N阱中、且所述漏区和所述栅极覆盖的所述浅沟槽隔离间相隔横向距离一；所述源区位于所述高压P阱中并和所述栅极相邻。
2.如权利要求1所述的隔离型LDMOS的制造方法，其特征在于：所述横向距离一的大小为0.2μm～0.5μm。
CN2011100094560A 2011-01-17 2011-01-17 隔离型ldmos的制造方法 Active CN102412155B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2011100094560A CN102412155B (zh) 2011-01-17 2011-01-17 隔离型ldmos的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011100094560A CN102412155B (zh) 2011-01-17 2011-01-17 隔离型ldmos的制造方法

Publications (2)

Publication Number Publication Date
CN102412155A CN102412155A (zh) 2012-04-11
CN102412155B true CN102412155B (zh) 2013-12-18

Family

ID=45914171

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011100094560A Active CN102412155B (zh) 2011-01-17 2011-01-17 隔离型ldmos的制造方法

Country Status (1)

Country Link
CN (1) CN102412155B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456783B (zh) * 2012-05-30 2016-06-08 上海华虹宏力半导体制造有限公司 高击穿电压p型ldmos器件及制造方法
CN102779821B (zh) * 2012-07-31 2015-04-15 电子科技大学 一种集成了采样电阻的电流检测ldmos器件
US9035380B2 (en) 2012-11-27 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage drain-extended MOSFET having extra drain-OD addition
CN115483154A (zh) * 2021-06-16 2022-12-16 无锡华润上华科技有限公司 半导体器件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101217160A (zh) * 2007-12-28 2008-07-09 上海宏力半导体制造有限公司 一种高压mos器件
CN101266930A (zh) * 2008-04-11 2008-09-17 北京大学 一种横向双扩散场效应晶体管的制备方法
CN101312211A (zh) * 2007-05-25 2008-11-26 东部高科股份有限公司 半导体器件及其制造方法
CN101373767A (zh) * 2007-08-22 2009-02-25 精工电子有限公司 半导体器件
CN101405867A (zh) * 2002-09-29 2009-04-08 先进模拟科技公司 一种模块化双极-cmos-dmos模拟集成电路和功率晶体管技术
CN101719472A (zh) * 2009-11-18 2010-06-02 上海宏力半导体制造有限公司 一种垂直双扩散mos晶体管的制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101405867A (zh) * 2002-09-29 2009-04-08 先进模拟科技公司 一种模块化双极-cmos-dmos模拟集成电路和功率晶体管技术
CN101312211A (zh) * 2007-05-25 2008-11-26 东部高科股份有限公司 半导体器件及其制造方法
CN101373767A (zh) * 2007-08-22 2009-02-25 精工电子有限公司 半导体器件
CN101217160A (zh) * 2007-12-28 2008-07-09 上海宏力半导体制造有限公司 一种高压mos器件
CN101266930A (zh) * 2008-04-11 2008-09-17 北京大学 一种横向双扩散场效应晶体管的制备方法
CN101719472A (zh) * 2009-11-18 2010-06-02 上海宏力半导体制造有限公司 一种垂直双扩散mos晶体管的制备方法

Also Published As

Publication number Publication date
CN102412155A (zh) 2012-04-11

Similar Documents

Publication Publication Date Title
US9660074B2 (en) Methods and apparatus for LDMOS devices with cascaded RESURF implants and double buffers
US8759912B2 (en) High-voltage transistor device
CN102130168B (zh) 隔离型ldnmos器件及其制造方法
US9997626B2 (en) NLDMOS device and method for manufacturing the same
CN104681621B (zh) 一种源极抬高电压使用的高压ldmos及其制造方法
US8581338B2 (en) Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof
CN107482061A (zh) 超结器件及其制造方法
CN105070759A (zh) Nldmos器件及其制造方法
CN108242467B (zh) Ldmos器件及其制作方法
CN102130164A (zh) Ldmos的埋层
CN103208519B (zh) 与5伏cmos工艺兼容的nldmos结构及其制法
CN106298935B (zh) Ldmos器件及其制造方法
US9105656B2 (en) High voltage device and manufacturing method thereof
CN102412155B (zh) 隔离型ldmos的制造方法
CN102376705B (zh) 静电放电防护装置及其制作方法、以及集成电路
CN107492497A (zh) 晶体管的形成方法
CN105140289A (zh) N型ldmos器件及工艺方法
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
JP5983122B2 (ja) 半導体装置
CN102157384B (zh) 晶体管的制造方法
CN110323138B (zh) 一种ldmos器件的制造方法
US9627524B2 (en) High voltage metal oxide semiconductor device and method for making same
CN108574014A (zh) Ldmos器件及其制造方法
US9343538B2 (en) High voltage device with additional isolation region under gate and manufacturing method thereof
CN113611733B (zh) 隔离型nldmos器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20131225

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TR01 Transfer of patent right

Effective date of registration: 20131225

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Patentee before: Shanghai Huahong NEC Electronics Co., Ltd.