CN102386923B - 异步逐次逼近模数转换器及转换方法 - Google Patents
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Abstract
本发明公开了一种异步逐次逼近模数转换器及转换方法，包含：采样网络、主电容阵列、附电容阵列、比较器和逻辑控制电路；主电容阵列的采样网络采用自举式开关，附电容阵列的采样网络采用CMOS开关；主电容阵列每两个相同的电容为一组，按照两倍关系递减，所有电容上极板和自举式开关连接输出到比较器；附电容阵列每两个相同的电容为一组，按照四倍关系递减，所有电容上极板和CMOS开关连接输出到比较器；比较器包含预放大器和锁存器，比较主电容阵列和附电容阵列的输出电压大小；逻辑控制电路采用异步时序控制电容阵列依次完成切换，有效提高了模数转换器的功耗效率，并且降低了电容匹配和外围电路需求，适用于深亚微米低电压设计。
Description
技术领域
本发明涉及一种异步逐次逼近模数转换器及转换方法，特别涉及一种通过改进检索方式，提高功耗效率、降低电容匹配和外围电路需求，并且适用于深亚微米低电源电压的异步逐次逼近模数转换器。
技术背景
逐次逼近模数转换器是一种应用于中等精度、中等采样率的类型，相对于快闪型、流水线型等其他类型模数转换器有着最高的功耗效率，在医疗和便携设备中有广泛的应用。
传统的同步逐次逼近模数转换器需要一个高速系统时钟(采样频率的转换器解析位数倍)，不管是在内部产生，还是从片外直接输入都会增加芯片额外的功耗，让逐次逼近型的高功耗效率大打折扣。
由于逐次逼近模数转换器需要用到两倍递增的电容阵列，最小的和最大的电容之间的匹配限制了模数转换器的整体精度。采用单位电容和中心对称的版图布局能减小这种限制的影响，但不能从根本解决这个问题，很多设计采用数字校正的方式提高电容匹配的精度。
逐次逼近模数转换器通过切换连接在电容下极板上的参考电压逐次逼近最终结果，切换电容中消耗的电荷是这种类型模数转换器功耗的主要来源，使用效率更高的切换方式也成为了进一步提高功耗效率的主要研究方向之一。
发明内容
本发明目的在于，通过提供一种异步逐次逼近模数转换器及转换方法，改进逼近搜索算法和使用异步时序控制，提高逐次逼近模数转换器的功耗效率，降低电容匹配和外围电路需求，并且适用于深亚微米低电源电压。
本发明是采用以下技术手段实现的：
一种异步逐次逼近模数转换器，包含：采样网络、主电容阵列、附电容阵列、比较器和逻辑控制电路。
主电容阵列的采样网络由两个自举式开关分别连接到差分模拟输入信号的正相输入端和反向输入端；附电容阵列的采样网络由两个CMOS开关连接到模拟输入信号的共模参考电压。
主电容阵列中所有电容的上极板和前述自举式开关的一端连接在一起输入比较器；其中每两个相同的电容为一组，下极板由逻辑控制电路的输出通过反相器控制，电容值大小按照两倍的关系逐个递减，最后一个电容下极板接地，补齐电容阵列正确切换所需剩下的容值。
附电容阵列中所有电容的上极板和前述CMOS开关的一端连接在一起输入比较器；其中每两个相同的电容为一组，下极板由逻辑控制电路的输出通过反相器控制，电容值大小按照四倍的关系逐个递减，最后一个电容下极板接地，补齐电容阵列正确切换所需剩下的容值。
比较器通过比较主电容阵列和附电容阵列上极板的电压，输出比较结果以及比较完成的信号。
逻辑控制电路接收来自比较器的比较结果和比较完成信号，分别相应地交替切换主电容阵列和附电容阵列直至完成一次采样所有的比较，然后再将所有的下极板控制信号重置为初始值开始下一次采样。
一种异步逐次逼近模数转换方法，包括如下几个步骤：
步骤1：重置所有的下极板控制信号为初始值。
步骤2：根据第一次比较结果切换附电容阵列中最大的一组电容对应的控制信号：如果比较结果为正，则将其输出切换为+1/2Vref(差分模拟输入信号范围在+Vref到-Vref之间)；如果比较结果为负，则将其输出切换为-1/2Vref。
步骤3：完成步骤2后再次根据新一轮的比较结果切换主电容阵列中最大的一组电容对应的控制信号：1.若步骤2比较结果为正：如果本次比较结果为正，则切换完成-3/4Vref的操作；如果本次比较结果为负，则切换完成-1/4Vref的操作。2.若步骤2比较结果为负：如果本次比较结果为正，则切换完成+1/4Vref的操作；如果本次比较结果为负，则切换完成+3/4Vref的操作。
步骤4：以此类推，重复循环步骤2和步骤3直至切换到主电容阵列和附电容阵列中最小的一组电容，然后输出比较得到的二进制码和转换完成信号，结束本次采样转换过程，等待进入下一次。
主电容阵列和附电容阵列中每两个电容为一组，一个起到加上参考电压的作用，另一个起到减去参考电压的作用，改变其控制信号在采样过程中的初始值就能完成操作。
本发明与现有技术相比，具有以下明显的优势和有益效果：
本发明使用异步时序控制的逐次逼近模数转换器，工作在低电压下(小于1伏)，省去了外围电路提供高速系统时钟的环节。通过改进后的逼近搜索算法，将传统同类型模数转换器中对电容的匹配需求放松到以前的4倍，并且减小了电容切换过程中的功耗。由于比较参考电压使用电源电压和地，因此不再需要导通电阻随信号幅度变化的CMOS开关和外围电路中提供的缓冲器。
综上所述，本发明实现了低电压低功耗异步逐次逼近模数转换器，提高了功耗效率，降低了电容匹配和外围电路需求。
附图说明
图1为异步逐次逼近模数转换器的结构框图；
图2为本发明实施例中异步逐次逼近模数转换器的电路图；
图3为本发明实施例中比较器的电路图；
图4为本发明实施例中逻辑控制电路的结构图；
图5为本发明实施例中逻辑控制电路单元1的电路图；
图6为本发明实施例中逻辑控制电路单元2的电路图；
图7为本发明实施例中比较器的时序示意图；
图8为本发明实施例中主电容阵列和附电容阵列输出的仿真结果示意图；
图9为本发明实施例中模数转换器输出的快速傅里叶变换仿真结果示意图。
符号说明：
201：主电容阵列；202：附电容阵列；203：自举式采样开关；204：比较器；205：逻辑控制电路；
801：模拟输入信号；802：主电容阵列输出信号；803：附电容阵列输出信号。
具体实施方法
以下结合说明书附图对本发明的具体实施例加以说明：
如图1所示，本发明一种异步逐次逼近模数转换器的结构框图，包括：采样网络、主电容阵列、附电容阵列、比较器和逻辑控制电路。本发明实施例中实现的是一个8比特、50兆赫兹采样率的逐次逼近模数转换器。
主电容阵列的输入信号由于是随时间变化的模拟信号，因此采用自举式采样开关；附电容阵列的输入信号是共模参考电压，不随时间变化，因此采用CMOS采样开关。
图2给出了主电容阵列和附电容阵列的电路图。主电容阵列包含13个上极板连接在一起的电容，其中1个电容的下极板接地，电容大小为C*262/3(C是单位电容)，另外12个电容每两个为一组，下极板由逻辑控制电路的输出经过反相器控制，最大的一组是32*C，最小的一组是1*C；附电容阵列包含9个上极板连接在一起的电容，其中1个电容的下极板接地，电容大小为C*770/3，另外8个电容每两个为一组，下极板由逻辑控制电路的输出经过反相器控制，最大的一组是64*C，最小的一组是1*C。
图3给出了比较器的电路图。输入采用两个差分对，其中IP和IN是主电容阵列的输出，REF1和REF2是附电容阵列的输出。图3左侧的是预放大器，扩大待比较电压之间的差距；右侧是锁存器(latch)，将电压之间的差距进一步拉大到电源电压和地。为了简化外围电路，预放大器不是使用参考电流源做偏置，而是引入时钟信号通过压控电流源做偏置，这样也可以在不需要放大的时候关掉放大器减小功耗。同样地，时钟信号在比较器不工作的时候会关断锁存器。比较完成信号则是将锁存器的输出经过或非门之后得到。
图4给出了逻辑控制电路的结构图，主要由单元1和单元2组成，其中所有的单元1级联在一起分别依次给出一次采样后8次比较的使能信号，单元2则完成单元1输出信号的一部分后处理功能。最后的组合逻辑则将单元2的输出转换成主、附电容阵列所需要的控制信号。图5给出了单元1的电路图，其中set和set_next是本级与前一级和后一级的接口，rdy是比较完成信号，cmp是比较器使能信号；图6给出了单元2的电路图，cmp_out是比较器的比较结果，rst是重置信号，每次采样前都会有效一次，set是图4中或门的输出，rdy是比较完成信号，bit是模数转换器待输出的数字码。图7给出了比较器的时序图，cmp使能信号是低有效，经过一段时间比较器输出比较结果cmp_out，并且在比较结果稳定后输出比较完成信号rdy。
图8给出了在正弦模拟信号输入的情况下，主电容阵列和附电容阵列切换电压时输出信号的变化。与传统方式相比，功耗效率得到提高。图9是模数转换器输出的快速傅里叶变换仿真结果。
实施本发明的关键在于设计异步时序电路，由于负载以及线上和线间寄生的影响，各个控制信号之间会出现不同程度的延时和上升下降时间的增加，这种问题一方面会影响异步控制功能的实现，另一方面会降低模数转换器的采样率。要解决这个问题，需要加大关键节点的器件尺寸以减小上升下降时间，并且对rdy信号做足够的延时，保证在工艺偏差的情况下，rdy有效的时候输出已经准备好。
综上所述，本发明通过该实施例达到了设计目的，实现了一种异步逐次逼近模数转换器，具有功耗效率高、对电容匹配和外围电路要求低的特点。本发明并不限于上述实施例，可以在不偏离本发明的范围和精神的情况下对其进行修改和变化。
Claims (3)
1.一种异步逐次逼近模数转换器，包含：采样网络、主电容阵列、附电容阵列、比较器和逻辑控制电路；其特征在于：主电容阵列的采样网络由两个自举式开关分别连接到差分模拟输入信号的正相输入端和反向输入端；附电容阵列的采样网络由两个CMOS开关连接到模拟输入信号的共模参考电压；
所述的主电容阵列中所有电容的上极板和前述自举式开关的一端连接在一起输入比较器；其中每两个相同的电容为一组，下极板由逻辑控制电路的输出通过反相器控制，电容值大小按照两倍的关系逐个递减，最后一个电容下极板接地，补齐电容阵列正确切换所需剩下的容值；
所述的附电容阵列中所有电容的上极板和前述CMOS开关的一端连接在一起输入比较器；其中每两个相同的电容为一组，下极板由逻辑控制电路的输出通过反相器控制，电容值大小按照四倍的关系逐个递减，最后一个电容下极板接地，补齐电容阵列正确切换所需剩下的容值；
比较器通过比较主电容阵列和附电容阵列上极板的电压，输出比较结果以及比较完成的信号；
逻辑控制电路接收来自比较器的比较结果和比较完成信号，分别相应地交替切换主电容阵列和附电容阵列直至完成一次采样所有的比较，然后再将所有的下极板控制信号重置为初始值开始下一次采样。
2.根据权利要求1所述的异步逐次逼近模数转换器，其特征在于：所述的差分模拟输入信号范围在+Vref到-Vref之间。
3.一种基于权利要求1所述的异步逐次逼近模数转换器的异步逐次逼近模数转换方法，其特征在于包括如下几个步骤：
步骤1：重置所有的下极板控制信号为初始值；
步骤2：根据第一次比较结果切换附电容阵列中最大的一组电容对应的控制信号：如果比较结果为正，则将其输出切换为+1/2Vref；如果比较结果为负，则将其输出切换为-1/2Vref；
步骤3：完成步骤2后再次根据新一轮的比较结果切换主电容阵列中最大的一组电容对应的控制信号：若步骤2比较结果为正：如果本次比较结果为正，则切换完成-3/4Vref的操作；如果本次比较结果为负，则切换完成-1/4Vref的操作；若步骤2比较结果为负：如果本次比较结果为正，则切换完成+1/4Vref的操作；如果本次比较结果为负，则切换完成+3/4Vref的操作；
步骤4：以此类推，重复循环步骤2和步骤3直至切换到主电容阵列和附电容阵列中最小的一组电容，然后输出比较得到的二进制码和转换完成信号，结束本次采样转换过程，等待进入下一次。
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| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20140101 Termination date: 20140921 |
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| EXPY | Termination of patent right or utility model |