CN102346529B - 电源控制电路 - Google Patents

Abstract

本发明公开了一种主板的电源控制电路，包括第一放电开关单元、供电开关单元以及控制单元。控制单元延迟系统电压以产生判断电压，当判断电压小于第一预设电压时，控制单元导通第一放电开关单元以对第一电源端进行放电，当判断电压大于第二预设电压时，控制单元导通供电开关单元以对第一电源端进行供电，其中第二预设电压大于第一预设电压。

Description

电源控制电路

技术领域

本发明是有关于一种电源控制电路，且特别是有关于一种预先对主板待机电压端放电的电源控制电路。

背景技术

先进技术扩展（Advanced Technology Extended,简称ATX）主板规格由英特尔公司在1995年制定。目前多数的电源供应器都是使用ATX规格，其中ATX连接器最常使用的有20Pin与24Pin两种，皆包括待机电压(SB5V)的接脚。主板上的芯片组，包括南桥有时会使用待机电压作为操作电源，但因电源供应器所输出的待机电压(SB5V)的放电时间可能不同，因此导致供给南桥的待机电压(SB3V)放电时间也不同。

当主板中的芯片(例如南桥芯片)放电不完全时，电源供应器所提供电压将可能造成芯片产生异常现象，如此一来不但无法发挥加强的功能，更会造成整个系统无法正常运作，甚至无法开机。此外，在系统开机完成前，待机电压(SB3V与SB5V)会造成功率消耗，产生额外的不必要的功率消耗。

发明内容

本发明提供一种电源控制电路，可预先对主板的待机电压端放电以预防待机电压端放电不完全而造成主板产生异常现象。

本发明提出一种电源控制电路，适用于一主板，电源控制电路包括第一放电开关单元、供电开关单元以及控制单元。其中，第一放电开关单元耦接于第一电源端与接地之间。供电开关单元耦接于系统电压与第一电源端之间。控制单元耦接于第一放电开关单元与供电开关单元之间，并根据系统电压的电压变化控制第一放电开关单元与供电开关单元。其中，控制单元延迟系统电压以产生一判断电压，当判断电压小于一第一预设电压时，控制单元导通第一放电开关单元以对第一电源端进行放电，当判断电压大于第二预设电压时，控制单元导通供电开关单元以对第一电源端进行供电，其中第二预设电压大于第一预设电压。

在本发明的一实施例中，上述的第一放电开关单元包括第一假负载与第一PMOS晶体管。第一假负载耦接第一电源端，而第一PMOS晶体管的源极端与漏极端分别耦接第一假负载与接地，第一PMOS晶体管的栅极耦接于控制单元。

在本发明的一实施例中，电源控制电路更包括第二放电开关单元，其耦接于第二电源端与接地之间，并受控于控制单元，当判断电压小于第一预设电压时，控制单元导通第二放电开关单元以对第二电源端进行放电，当判断电压大于第一预设电压时，控制单元关闭第二放电开关单元。

在本发明的一实施例中，上述的第二放电开关单元第二假负载与第二PMOS晶体管。其中，第二假负载耦接第二电源端，而第二PMOS晶体管的源极端与漏极端分别耦接第二假负载与接地，第一PMOS晶体管的栅极耦接于控制单元。

在本发明的一实施例中，上述的供电开关单元包括第三PMOS晶体管，其源极端与漏极端分别耦接系统电压与第一电源端，第三PMOS晶体管的栅极耦接于于控制单元。

在本发明的一实施例中，当判断电压大于第一预设电压时，控制单元关闭第一放电开关单元。

在本发明的一实施例中，上述的控制单元包括第一比较单元、推拉电路、延迟单元、第二比较单元以及第三比较单元。第一比较单元用以比较系统电压与一参考电压。推拉电路耦接于第一比较单元与系统电压，当系统电压大于参考电压，推拉电路输出系统电压。延迟单元耦接于推拉电路的输出，用以延迟系统电压以产生判断电压。第二比较单元，耦接延迟单元与第一放电开关单元，根据判断电压与第一预设电压的比较结果控制第一放电开关单元。另外，第三比较单元则耦接于接延迟单元与供电开关单元，根据判断电压与第二预设电压的比较结果控制供电开关单元。

在本发明的一实施例中，上述的第一比较单元包括第一电阻、第二电阻以及第一运算放大器。第二电阻与第一电阻串接于电池电压与接地之间，以分压电池电压而产生参考电压。第一运算放大器的正输入端耦接系统电压，其负输入端耦接第一电阻与第二电阻的共同接点。

在本发明的一实施例中，上述的推拉电路包括NMOS晶体管与第四PMOS晶体管。其中NMOS晶体管的漏极端耦接系统电压，其栅极端耦接至第一运算放大器的输出端，其源极端作为推拉电路的输出端而耦接电阻。另外，第四PMOS晶体管的源极端耦接NMOS晶体管的源极端，第四PMOS晶体管的漏极端耦接接地，第四PMOS晶体管的栅极耦接至第一运算放大器的输出端。

在本发明的一实施例中，上述的延迟单元包括电阻与电容。电阻的一端耦接于推拉电路的输出，而电容耦接于电阻的另一端与接地之间。

在本发明的一实施例中，上述的延迟单元更包括一二极管，二极管的阳极端耦接电阻与电容的共同接点，二极管的阴极端则耦接推拉电路的输出。

在本发明的一实施例中，上述的第二比较单元包括第三电阻、第四电阻与第二运算放大器。其中第三电阻与第四电阻串接于参考电压与接地之间，以分压参考电压而产生第一预设电压。第二运算放大器的正输入端耦接延迟单元以接收判断电压，第二运算放大器的负输入端耦接第三电阻与第四电阻的共同接点，第二运算放大器的输出端透过第五电阻耦接至第一PMOS晶体管的栅极。

在本发明的一实施例中，上述的第三比较单元包括第六电阻、第七电阻与第三运算放大器。第六电阻与第七电阻串接于系统电压与接地之间，以分压系统电压而产生第二预设电压。第三运算放大器的正输入端耦接第六电阻与第七电阻的共同接点，第三运算放大器的负输入端耦接判断电压，第三运算放大器的输出端透过第八电阻耦接至第三PMOS晶体管的栅极。

在本发明的一实施例中，上述的参考电压等于第一预设电压。

基于上述，本发明利用控制单元所产生的判断电压与第一预设电压、第二预设电压的比较结果，来预先对待机电压的电源端进行放电，并对电源端进行供电，以使供应计算机主板上芯片的待机电压达到完全放电后再被供电，避免待机电压的残存电压使主板中与待机电压相关的元件产生异常现象。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本发明一实施例的计算机的电源模块系统图。

图2是依照本发明另一实施例的电源控制电路的方块图。

图3是依照本发明另一实施例的电源控制电路的方块图。

图4是依照图3实施例的电源控制电路的电压变化时序图。

具体实施方式

下面将参考附图详细阐述本发明的实施例，附图举例说明了本发明的示范实施例，其中相同标号指示同样或相似的元件。

在笔记本计算机中，其电源模块或电源供应器会将交流电源或电池电源转换为各种系统电压，例如3V、5V、12V等，其中系统电压包括待机电压，例如SB3V、SB5V等可供主板上的电路或南桥芯片使用。由于待机电压SB3V、SB5V若是放电不完全会影响后端的系统正常运作，造成南桥芯片误作动等问题产生。因此，本实施例的电源控制电路针对各种系统电压可能在关机后产生放电不完全而影响系统正常运作的问题提出解决方式。

请参照图1，图1是依照本发明一实施例的计算机的电源模块系统图。电源模块包括电源转换器(adapter)108、第一电压转换电路110、电源控制电路100、第二电压转换器112。电源转换器108用来传送电压源至第一电压转换电路110，第一电压转换电路110会将电源转换系统电压SB5V-IN，然后再转换为系统所需的待机电压SB5V与SB3V，输出待机电压SB5V的端点称为第一电源端OUT1，而输出待机电压SB3V称为第二电源端OUT2。其中，待机电压SB3V可经由第二电压转换电路112对待机电压SB5V分压而得。电源控制电路100整合于电源模块系统中，用来对第一电源端OUT1、第二电源端OUT2进行供电与放电等操作，以防止待机电压SB3V、SB5V在关机后产生放电不完全的问题。

电源控制电路100包括控制单元102、第一放电开关单元104、第二放电开关单元116与供电开关单元106。第一放电开关单元104耦接于第一电源端OUT1与一接地GND之间，第二放电开关单元116耦接于第二电源端OUT2与一接地GND之间。供电开关单元106耦接于系统电压SB5V-IN与第一电源端OUT1之间。控制单元102耦接第一放电开关单元104、第二放电开关单元116与供电开关单元106，并根据系统电压SB5V-IN的变化来控制第一放电开关单元104、第二放电开关单元116与供电开关单元106的导通状态。

控制单元102会先延迟系统电压SB5V-IN以产生一判断电压VE。当判断电压VE小于一第一预设电压时，控制单元102导通第一放电开关单元104与第二放电开关单元116以对第一电源端OUT1与第二电源端OUT2进行放电。当判断电压VE大于第一预设电压(例如3V)时，控制单元102会关闭第一放电开关单元104与第二放电开关单元116。当判断电压VE大于一第二预设电压(例如4V)时，控制单元会导通供电开关单元106以对第一电源端OUT1进行供电。电源模块即根据系统电压SB5V-IN产生对应的电压给主机系统使用。

通过上述的放电流程，可使主机系统114中的芯片(例如南桥)所接收的待机电压SB5V或SB3V达到完全放电，避免待机电压上的残存电压使主机系统114中的相关元件产生异常现象。例如主机系统114的CMOS时间不预期地被清除。其中，第二预设电压大于第一预设电压。也就是说，在系统电压SB5V-IN上升的过程中，电源控制电路100会先通过第一放电开关单元104、第二放电开关单元116对第一电源端OUT1与第二电源端OUT2进行放电，并在系统电压SB5V-IN达到第一预设电压时停止放电；然后在系统电压SB5V-IN大于第二预设电压时才通过供电开关单元106对第一电源端OUT1与第二电源端OUT2进行充电以拉高待机电压SB5V或SB3V的电压值。

值得注意的是，上述以待机电压SB5V、SB3V的输出端为例来说明本实施例的技术手段，然本实施例并不受限于待机电压SB5V、SB3V的输出端，也可以单纯使用在待机电压SB5V的输出端或待机电压SB3V的输出端，只要选用对应的放电开关单元即可适用于某一组待机电压的输出端；也可以应用于其它电源端，且所应用的输出端个数亦不受限，只要增加对应的放电开关单元即可适用于多组待机电压的输出端，使其完全放电后再拉高其电压值。

接下来，进一步说明电源控制电路，请参照图2，图2是依照本发明另一实施例的电源控制电路的方块图。电源控制电路100包括控制单元102、第一放电开关104、第二放电开关116与供电开关单元106，其中控制单元102更包括一第一比较单元202、一第二比较单元204、一第三比较单元206、一延迟单元210以及一推拉电路208。第一比较单元202耦接于推拉电路208，延迟单元210耦接于推拉电路208与第二比较单元204、第三比较单元206之间。

第一比较单元202耦接于系统电压SB5V-IN与接地GND之间，并根据系统电压SB5V-IN的变化控制推拉电路208的输出。当系统电压SB5V-IN大于一参考电压时，系统电压SB5V-IN经由推拉电路208输出至后端的延迟单元210。延迟单元210耦接推拉电路208的输出端，用来延迟推拉电路208所输出的系统电压SB5V-IN以产生判断电压VE。延迟单元210的延迟时间可依照设计需求而定，例如0.5杪，延迟单元210的电路结构则例如是RC延迟电路结构。第二比较单元204会根据判断电压VE的电压变化来控制第一放电开关104与第二放电开关116的导通与否，第三比较单元206则判断电压VE的电压变化来控制供电开关106的导通与否。

当判断电压VE小于第一预设电压时，第二比较单元204会导通第一放电开关单元104与第二放电开关单元116，以分别对第一电源端OUT1和第二电源端OUT2进行放电。当判断电压VE大于第一预设电压时，第二比较单元204会关闭第一放电开关单元104与第二放电开关单元116。当判断电压VE继续上升而大于第二预设电压时，第三比较单元206会导通供电开关单元106，让系统电压SB5V-IN对第一电源端SB5V与第二电源端SB3V进行供电以提供给后端的系统，如南桥使用。其中，第二预设电压大于第一预设电压。也就是说，电源控制电路100会先对第一电源端OUT1与第二电源端OUT2进行放电，然后再拉升其电压值。

接下来，进一步说明上述电源控制电路100中的电路结构，请参照图3是依照本实施例的电源控制电路的电路图。图4是依照图3实施例的电源控制电路的电压变化时序图。请同时参照图3与图4，第一比较单元202包括电阻R1、R2与运算放大器302。其中电阻R1、R2串接于一电池电压VBAT与接地GND之间，用以分压电池电压VBAT以于电阻R1、R2的共同接点上产生上述参考电压。电池电压VBAT例如是主板上的电池电压，而参考电压例如是3V。运算放大器302的正、负输入端分别耦接系统电压SB5V-IN与参考电压(3V)，用以比较系统电压SB5V-IN与参考电压的大小。

推拉电路208由NMOS(N channel metal oxide semiconductor transistor，简称NMOS)晶体管M1与PMOS(P channel metal oxide semiconductor transistor，简称PMOS)晶体管Q1串接组成，其栅极皆连接于运算比较器302的输出。延迟单元210由电阻R9、电容C与二极管D1组成，电阻R9与电容C串联耦接于推拉电路208的输出与接地GND之间，二极管D1与电阻R9并联。其中，电阻R9与电容C的共享接点输出判断电压VE。延迟单元210主要是通过RC电路来延迟推拉电路208所输出的系统电压SB5C-IN，藉此让后端的第一电源端OUT1与第二电源端OUT2在电源连接器突然插拔的情况下有更长的时间可以进行放电。

第二比较单元204由电阻R3、R4与运算放大器304所组成，电阻R3、R4串联耦接于电池电压VBAT与接地GND之间，其共享接点产生第一预设电压，本实施例设定为3V。运算放大器304的正输入端耦接于判断电压VE，负输入端耦接于电阻R3、R4的共享接点以接收第一预设电压。运算放大器304的输出经由电阻R5耦接于PMOS晶体管Q2与Q3的栅极。第三比较单元206由电阻R6、R7与运算放大器306所组成，电阻R6、R7串联耦接于电池电压VBAT与接地GND之间，其共享接点产生第二预设电压，本实施例设定为4V。运算放大器306的负输入端耦接于判断电压VE，正输入端耦接于电阻R6、R7的共享接点以接收第二预设电压。运算放大器306的输出经由电阻R8耦接于PMOS晶体管Q4的栅极。

第一放电开关单元104包括假负载SR1与PMOS晶体管Q2，假负载SR1与PMOS晶体管Q2串联耦接于第一电源端OUT1与接地GND之间，PMOS晶体管Q2的栅极则透过电阻R5耦接于运算放大器304的输出。第二放电开关单元116包括假负载SR2与PMOS晶体管Q3，假负载SR2与PMOS晶体管Q3串联耦接于第二电源端OUT2与接地GND之间，PMOS晶体管Q3的栅极则透过电阻R5耦接于运算放大器304的输出。供电开关单元106由PMOS晶体管Q4构成，其PMOS晶体管Q4的源极与漏极耦接于系统电压SB5V-IN与第一电源端OUT1(待机电压SB5V的输出端)，PMOS晶体管Q4的栅极则透过电阻R8耦接于运算放大器306的输出。

接下来，进一步说明电源控制电路100的电路作动方式，请同时参照图4，当系统接收到电源时，系统电压SB5V-IN会开始上升，当系统电压SB5V-IN大于3伏的参考电压时，运算放大器302的输出会导通NMOS晶体管M1，让推拉电路208的输出随系统电压SB5V-IN上升，可视为将系统电压SB5V-IN输出至延迟单元210。延迟单元210会延迟系统电压SB5V-IN约一段时间后(0.5秒)输出判断电压VE。因此，判断电压VE的电压上升曲线较系统电压SB5V-IN延迟约0.5秒，如图4所示。

第二比较单元204根据判断电压VE的变化来决定PMOS晶体管Q2、Q3的导通与否，当判断电压VE小于第一预设电压(本实施例设定为3V)时，运算放大器304输出低电位以导通PMOS晶体管Q2、Q3，此时第一电源端OUT1与第二电源端OUT2可对地进行放电。当判断电压VE大于第一预设电压(本实施例设定为3V)时，运算放大器304输出高电位以关闭PMOS晶体管Q2、Q3，此时已经完成放电动作。

第三比较单元204根据判断电压VE的变化来决定PMOS晶体管Q4的导通与否，当判断电压VE大于第二预设电压(本实施例设定为4V)时，运算放大器304输出低电位以导通PMOS晶体管Q4，此时系统电压SB5V-IN会被导通至第一电源端OUT1以产生待机电压SB5V。由于待机电压SB3V是由待机电压SB5V转换而得，因此待机电压SB3V也会随待机电压SB5V上升而上升至对应的电压值。

由上述可知，第二比较单元204会在系统电压SB5V-IN上升至第一预设电压前对第一电源端OUT1与第二电源端OUT2进行放电，避免错误的电压电平造成后端的系统芯片误作动。在系统电压SB5V-IN上升至第二预设电压后，第三比较单元204会导通充电开关单元106，让电源模块正常作动以产生待机电压SB5V、SB3V。经由上述放电程序，本实施例的电压控制电路100可加速电源端的放电，避免错误的电压位准影响系统芯片的正常作动。

此外，由于在判断电压VE上升到第二预设电压之前，PMOS晶体管Q4是处于关闭状态，待机电压SB5V、SB3V不会随系统电压SB5V-IN升高。因此可减少待机电压SB5V、SB3V的负载在系统电压SB5V-IN上升期间中所造成的功率消耗。也就是说，可减少在开机过程中所造成的功率消耗。

综上所述，本发明利用控制单元所产生的判断电压与第一预设电压的比较结果，来预先对待机电压的电源端进行放电，并利用判断电压和第二预设电压的比较结果，来对电源端进行供电，以使供应计算机主板上芯片的待机电压达到完全放电后再被供电，避免待机电压的残存电压使主板中与待机电压相关的元件产生异常现象。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当以权利要求所界定的为准。

Claims (14)

1.一种电源控制电路，适用于一主板，所述电源控制电路包括：

一第一放电开关单元，耦接于一第一电源端与一接地之间；

一供电开关单元，耦接于一系统电压与所述第一电源端之间；以及

一控制单元，耦接于所述第一放电开关单元与所述供电开关单元之间，并根据所述系统电压的电压变化控制所述第一放电开关单元与所述供电开关单元；

其中，所述控制单元延迟所述系统电压以产生一判断电压，当所述判断电压小于一第一预设电压时，所述控制单元导通所述第一放电开关单元以对所述第一电源端进行放电，当所述判断电压大于一第二预设电压时，所述控制单元导通所述供电开关单元以对所述第一电源端进行供电，其中所述第二预设电压大于所述第一预设电压。

2.如权利要求1所述的电源控制电路，其特征在于，所述第一放电开关单元包括：

一第一假负载，耦接所述第一电源端；以及

一第一PMOS晶体管，其源极端与漏极端分别耦接所述第一假负载与所述接地，所述第一PMOS晶体管的栅极耦接于所述控制单元。

3.如权利要求1所述的电源控制电路，其特征在于，更包括：

一第二放电开关单元，耦接于一第二电源端与所述接地之间，并受控于所述控制单元，当所述判断电压小于所述第一预设电压时，所述控制单元导通所述第二放电开关单元以对所述第二电源端进行放电，当所述判断电压大于所述第一预设电压时，所述控制单元关闭所述第二放电开关单元。

4.如权利要求3所述的电源控制电路，其特征在于，所述第二放电开关单元包括：

一第二假负载，耦接所述第二电源端；以及

一第二PMOS晶体管，其源极端与漏极端分别耦接所述第二假负载与所述接地，所述第二PMOS晶体管的栅极耦接于所述控制单元。

5.如权利要求2所述的电源控制电路，其特征在于，所述供电开关单元包括：

一第三PMOS晶体管，其源极端与漏极端分别耦接所述系统电压与所述第一电源端，所述第三PMOS晶体管的栅极耦接于所述控制单元。

6.如权利要求1所述的电源控制电路，其特征在于，当所述判断电压大于所述第一预设电压时，所述控制单元关闭所述第一放电开关单元。

7.如权利要求5所述的电源控制电路，其特征在于，所述控制单元包括：

一第一比较单元，用以比较所述系统电压与一参考电压；

一推拉电路，耦接于所述第一比较单元与所述系统电压，当所述系统电压大于所述参考电压，所述推拉电路输出所述系统电压；

一延迟单元，耦接于所述推拉电路的输出，用以延迟所述系统电压以产生所述判断电压；

一第二比较单元，耦接所述延迟单元与所述第一放电开关单元，根据所述判断电压与所述第一预设电压的比较结果控制所述第一放电开关单元；以及

一第三比较单元，耦接于接所述延迟单元与所述供电开关单元，根据所述判断电压与所述第二预设电压的比较结果控制所述供电开关单元。

8.如权利要求7所述的电源控制电路，其特征在于，所述第一比较单元包括：

一第一电阻；

一第二电阻，与所述第一电阻串接于一电池电压与所述接地之间，以分压所述电池电压而产生所述参考电压；以及

一第一运算放大器，其正输入端耦接所述系统电压，其负输入端耦接所述第一电阻与所述第二电阻的共同接点。

9.如权利要求8所述的电源控制电路，其特征在于，所述推拉电路包括：

一NMOS晶体管，其漏极端耦接所述系统电压，其栅极端耦接至所述第一运算放大器的输出端，其源极端作为所述推拉电路的输出端而耦接所述延迟单元；以及

一第四PMOS晶体管，其源极端耦接所述NMOS晶体管的源极端，所述第四PMOS晶体管的漏极端耦接所述接地，所述第四PMOS晶体管的栅极耦接至所述第一运算放大器的输出端。

10.如权利要求7所述的电源控制电路，其特征在于，所述延迟单元包括：

一电阻，所述电阻的一端耦接于所述推拉电路的输出；以及

一电容，耦接于所述电阻的另一端与所述接地之间。

11.如权利要求10所述的电源控制电路，其特征在于，所述延迟单元更包括：

一二极管，所述二极管的阳极端耦接所述电阻与所述电容的共同接点，所述二极管的阴极端耦接所述推拉电路的输出。

12.如权利要求8所述的电源控制电路，其特征在于，所述第二比较单元包括：

一第三电阻；

一第四电阻，与所述第三电阻串接于所述电池电压与所述接地之间，以分压所述电池电压而产生所述第一预设电压；以及

一第二运算放大器，所述第二运算放大器的正输入端耦接所述延迟单元以接收所述判断电压，所述第二运算放大器的负输入端耦接所述第三电阻与所述第四电阻的共同接点，所述第二运算放大器的输出端透过一第五电阻耦接至所述第一PMOS晶体管的栅极。

13.如权利要求7所述的电源控制电路，其特征在于，所述第三比较单元包括：

一第六电阻；

一第七电阻，与所述第六电阻串接于所述系统电压与所述接地之间，以分压所述系统电压而产生所述第二预设电压；以及

一第三运算放大器，所述第三运算放大器的正输入端耦接所述第六电阻与所述第七电阻的共同接点，所述第三运算放大器的负输入端耦接所述判断电压，所述第三运算放大器的输出端透过一第八电阻耦接至所述第三PMOS晶体管的栅极。

14.如权利要求7所述的电源控制电路，其特征在于，所述参考电压等于所述第一预设电压。

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