CN102315204A - 三维芯片装置及三维芯片之递减式层识别编号检测电路 - Google Patents
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Abstract
本发明系关于一种三维芯片装置，系以复数个相同或不同类型之芯片堆栈而成，其包含：复数个减量电路，其依照顺序串联连接，以执行减1运算，用以运算三维芯片装置芯片之输入值，并将三维芯片装置之每一堆栈芯片之层识别编号输出；以及复数个凸块，其耦合于三维芯片装置之每一堆栈芯片。其中，所述之层识别编号系以N位之组合表示，将满足M≤2N关系之M个以分配该层识别编号的M个半导体芯片准予以堆栈。
Description
技术领域
本发明系关于一种三维芯片装置之检测电路，特别是关于一种三维芯片装置之递减式层识别检测电路。
背景技术
为了达到尺寸精简的最佳效益，近年来逐渐发展将多颗相同或不同种类之芯片，以三维空间垂直整合，以立体堆栈的方式，采取上下导通的架构，减少所耗费之平面面积。三维芯片(Three Dimension Integral Circuits，3D-IC)的最大特点在于可将不同功能、性质或基板的芯片，各自采用最合适的制程分别制作后，再利用硅穿孔(Through-Si Via，TSV)技术进行立体堆栈整合，以有效缩短金属导线长度及联机电阻，不仅可减少面积，更可以达到缩小体积、高整合度、高效率及低耗电量之优势。因此三维芯片逐渐受到各产业之瞩目，特别是对于讲究小体积与高效率之内存产业更是受到重视。
目前个人计算机与服务器工作站在数据处理应用类别，例如各种消费性应用、通讯应用等，使用以动态随机存取内存(Dynamic Random Access Memory，DRAM)为主，其中以内建内存为主要之应用类别。DRAM强调高容量、高效能、小体积、低耗电量与低成本之需求。为了增加DRAM之储存容量，近年逐渐以3DIC技术将复数个小容量之内存装置堆栈，以形成高容量之内存装置。其中，利用硅穿孔(Through-Si Via，TSV)技术进行三维芯片之立体堆栈已发表于期刊论文，请参见Uksong Kang etc.，“8Gb 3-D DDR3 DRAM UsingThrough-Silicon-Via Technology”，IEEE，Journal of Solid-State Circuits，Vol.45，NO.1，January 2010。
以相同或不同种类之芯片堆栈形成三维芯片后，为了选择使特定之芯片于系统运作时动作，必须事先对于多颗相同或不同种类之芯片个别赋予一层识别编号，使系统运作时，得以选择所需特定芯片动作。过去有许多人提出相关之方法，然而不仅使成本反而上升，且仍无法克服当三维芯片之堆栈数不断增加时，同时也增加了电极数的情形。某些参考文献提出堆栈层结构分别形成选择性号之连接路径，其编号与堆栈顺序相同，如此当芯片堆栈数越多，则电极数则越多，以配合复杂的堆栈结构，且产品成本也随之提高(例如日本专利案特开第2002-305283号)。另外一些参考文献，例如日本专利案特开第2003-110086号则揭露一种堆栈型装置包含复数个芯片，且对每一芯片系个别分配一层识别编号。为了抑制因堆栈层数增加而伴随之电极数增加，可选择具有与选择信号相等之层识别编号，在这样的堆栈式装置中，连接路径可均分给多数个芯片。举例而言，可选择2N芯片其中之一，从而形成N连接路径以简化电极结构。
因此，本发明之实施例系提供一种新类型之三维芯片之层识别编号检测电路，以改善上述之缺点。
发明内容
为了解决上述之问题，本发明之一目的系提供一种三维芯片装置之检测电路，特别是关于一种三维芯片装置之递减式层识别编号检测电路，藉由串联复数个减量电路，对三维芯片装置之各芯片，个别予以一层识别编号，使系统运作时，得以选择所需之特定芯片动作。
本发明实施例之一观点为提供一种三维芯片，其以复数个相同或不同种类之半导体芯片堆栈形成，例如电容、电阻、内存芯片等，藉由赋予彼此不同之层识别编号，可从三维芯片中选择欲指定之芯片。所述之三维芯片装置可藉由堆栈复数个相同或不相同种类之芯片形成，其包含：复数个递减电路，其依顺序连接，以执行减1运算，用以运算三维芯片装置芯片之输入值，并输出复数个层识别编号至三维芯片装置中之每一堆栈芯片；以及复数个凸块，其耦合于三维芯片装置之每一堆栈芯片。其中，所述之层识别编号系以N位之组合表示，将满足M≤2N关系之M个以分配该层识别编号的M个半导体芯片准予以堆栈。
本发明实施例之另一观点为提供一种三维芯片装置之递减型层识别编号检测电路，其包含：复数个减量电路，其依顺序连接，以执行减1运算，用以运算三维芯片装置芯片之输入值，并输出复数个层识别编号至三维芯片装置中之每一堆栈芯片。其中，所述之层识别编号系以N位之组合表示，将满足M≤2N关系之M个以分配该层识别编号的M个半导体芯片准予以堆栈。
附图说明
图1系显示本发明实施例之三维芯片装置之结构侧面图例；
图2系显示本发明实施例之设于三维芯片装置之各芯片之递减型层识别编号检测电路之结构示意图；
图3系显示本发明另一实施例之三维芯片装置之各芯片之递减型层识别编号检测电路之结构示意图；
图4系显示本发明实施利之递减型层识别编号检测器之构成方块图；
图5系显示本发明实施例中减量电路之一位全加器之电路构成例；
图6系显示本发明实施例中减量电路之一位全加器之眞值表；
图7系显示本发明实施例中一位半加器之电路构成例；
图8系显示本发明实施例中一位半加器之眞值表；及
图9系显示本发明实施例图4之递减型层识别编号检测电路之眞值表。
具体实施方式
本发明将以较佳实施例及观点加以叙述，此类叙述系解释本发明之结构及程序，仅用以说明而非用以限制本发明之申请专利范围。因此，除说明书中之较佳实施例以外，本发明亦可广泛实行于其它实施例中。
现将描述本发明之细节，其包括本发明之实施例。参考附图及以下描述，相同参考标号用于识别相同或功能上类似之组件，且期望以高度简化之图解方式说明实施例之主要特征。此外，附图并未描绘实际实施例之每一特征，所描绘之图式组件系皆为相对尺寸而非按比例绘制。
三维芯片装置1系藉由堆栈复数个芯片形成，其可以相同或不同类型之芯片相互连接，例如记忆芯片，包含挥发性或非挥发性内存。图1系显示本发明实施例之三维芯片装置之结构侧面图例。如图所示，三维芯片装置1系堆栈五个芯片层于最下方之基板2上，并于其五个芯片层之上部堆栈界面芯片3。进一步，对三维芯片装置1之第一至第五芯片层1(0)-1(4)，依序加以编号，如五个芯片层1(0)、1(1)、1(2)、1(3)与1(4)。复数个焊珠4系形成于基板2之下方，此些焊珠4可使三维芯片装置1与外部装置之间电性连接。界面芯片3系控制三维芯片装置1之五个芯片层1(0)-1(4)之输入/输出信号。复数个凸块5系形成于三维芯片装置1之上表面与背面，以及界面芯片3之背面。凸块5系连接于三维芯片装置1之各堆栈芯片1(0)-1(4)，所述之凸块5可利用硅穿孔技术制作，以蚀刻与雷射钻孔，或以其它适合之技术制作。硅穿孔技术系形成贯通于芯片上，于垂直方向互相连接，以使所堆栈之芯片层间可互相联系。凸块5为三维芯片装置1之各芯片1(0)-1(4)间之电性连接路径。更进一步，三维芯片装置1之五个芯片层1(0)-1(4)之信号传输，系利用凸块5于垂直方向彼此贯通连接。
本发明之一实施例中，装置之五个芯片层1(0)-1(4)为DRAM芯片。在此实施例中，所述之DRAM芯片1(0)-1(4)具有相同内存容量及相同构造，能分别读取或写入动作。
本发明实施例中，三维芯片装置1之所有芯片(或芯片层)1(0)-1(4)皆具有一固有的层识别编号作为区分。所欲指定之芯片可藉由不同层识别编号从三维芯片装置1之芯片层1(0)-1(4)中选择。于三维芯片装置1之各芯片1(0)-1(4)提供一检测电路，其设置于内存电路以外，负责执行一层识别编号之检测运算。检测电路之具体构成及动作如后述。
本发明实施例中，系提供一种三维芯片装置1，其藉由堆栈复数个相同或不同类型之芯片1(0)-1(4)形成，其包含：复数个减量电路22，其依序连接，以执行减1运算，其用以运算三维芯片装置1之芯片1(0)-1(4)的输入值，并输出复数个层识别编号至三维芯片装置1中之各芯片层1(0)-1(4)；以及复数个凸块5，其耦合于三维芯片装置之每一芯片层1(0)-1(4)；其中，所述之层识别编号系以N位之组合表示，将满足M≤2N关系之M个以分配该层识别编号的M个半导体芯片准予以堆栈。
图2系显示本发明实施例之检测电路21(0)-21(4)，其形成于各三维芯片装置1之各芯片层1(0)-1(4)。图2中，检测电路21(0)-21(4)系伴随三维芯片装置1之芯片层1(0)-1(4)串联连接构成。每一检测电路21(0)-21(4)执行一减量电路。本实施例中，各芯片层1(0)-1(4)系以硅穿孔技术连接。由于五个检测电路21(0)-21(4)皆具有相同构成，故以下主要以任意芯片之递减式层识别编号检测电路21为代表进行说明。
递减式层识别编号检测电路21(0)-21(4)系自动产生三维芯片装置1之各芯片层1(0)-1(4)之层识别编号。为了更容易了解，每一递减式层识别编号检测电路21(0)-21(4)包含3位减量电路22(显示于图4)，执行以层识别编号作为输入值之减1运算。第一层识别编号检测电路21(0)之输入值系设定为4，且此值将分配作为三维芯片装置1第一芯片层1(0)之层识别编号。接着，对第一层识别编号4执行减1运算，其为第二层识别编号检测电路21(1)之减量电路22的输入值，且其输出值将分配作为三维芯片装置1之第二芯片层1(1)的第二层识别编号3。
依此类推，层识别编号检测电路21(2)、21(3)、21(4)之各减量电路22的运算输出依序减1，同时传送至后段。因此，三维芯片装置1之第三芯片层1(2)分配第三层识别编号2，第四芯片层1(3)分配第四层识别编号1，及第五芯片层1(4)分配第五层识别编号0。接着，最终芯片层1(4)之减量电路22的最终运算输出值为0，此可作为用以判别堆栈型半导体内存装置全部堆栈芯片数之输出。
图3系显示本发明另一实施例之检测电路21(0)-21(4)，其形成于各三维芯片装置1之各芯片层上1(0)-1(4)。第一层识别编号检测电路21(0)之减量电路22的输入值设定为5，同时执行减1运算且输出值为4，其分配为三维芯片装置1之第一芯片层1(0)的第一层识别编号。接着，第二层识别编号检测电路21(1)对第一层识别编号4减1之运算，其输出值将分配作为之第三层识别编号检测电路21(2)的输入值。第二层识别编号检测电路21(1)之输出值系对第一层识别编号4进行减1之运算，并为三维芯片装置1第二芯片层1(1)之第二层识别编号3。
依此类推，层识别编号检测电路21(2)、21(3)、21(4)之各减量电路22的运算输出依序减1，同时传送至后段。因此，三维芯片装置1之第三芯片层1(2)分配第三层识别编号2，第四芯片层1(3)分配第四层识别编号1，及第五芯片层1(4)分配第五层识别编号0。接着，最终芯片层1(4)之减量电路22的最终运算输出值为0，此可作为用以判别堆栈型半导体内存装置全部芯片数之输出。
图4系显示本发明实施例之递减型层识别编号检测器之构成方块图。递减型层识别编号检测电路21(0)-21(4)系分别形成于三维芯片装置1之各芯片层1(0)-1(4)上，包含减量电路22之构成与动作。本发明之一实施例中，减量电路22包含三个依序连接之全加器221、222、223，以执行3位减量运算，且每一全加器系包含二个半加器及一个OR电路。
图5系显示本发明实施例中减量电路之1位全加器之电路构成。全加器系为一逻辑电路，其执行三个1位白努力数字(binary number)，为输入位A、B与输入载波Ci之加法运算，并产生2位输出值Co及S。如图5所示，每一全加器系由二个半加器224、225构成，连接A与B作为第一半加器224之输入值，并将其总和连接至第二半加器225之输入值与OR电路，再连接Ci至第二半加器225之另一输入值，获得二个输出值Co及S。其中，半加器系为一逻辑电路，具有二个输入值，通常以A与B代表，与二个输出值，其为输出位S与载波Co同样地，输出位S可为A、B及Ci之3位XOR电路，且Co可为A、B及Ci之3位多数函数。
图7系显示本发明实施例之1位半加器之电路构成例，及图8系显示本发明实施例中全加器之1位半加器之眞值表。
图6系显示减量电路之1位全加器之眞值表。如图所示，当输入载波Ci与输入位A、B皆为0，则输出位S与载波输出Co皆为0，或者当全部输入载波Ci与输入位A、B皆为1，则输出位S与载波输出Co皆为1。当输入载波Ci与输入位A、B其中之一为1，则输出位S为1，而载波输出Co为0。同时，当输入载波Ci与输入位A、B其中二者为1，则输出位S为0，而载波输出Co为1。
如图4所示，上述1位减量电路22系由三个全加器221、222、223连接构成。第一全加器221之输出讯号系载波输出Co，其输入至第二全加器222，作为第二全加器222之输入载波Ci。接着，第二全加器222之输出讯号为载波输出Co，并将其输入第三全加器223，作为第三全加器223之输入载波Ci。更进一步，3位层识别编号由3位A0、A1及A2组成，位A0输入至第一全加器221，位A1输入至第二全加器222，相同地，位A2输入至第三全加器223。减量电路22之3位系由运算后输出之位S0、S1及S2组成，第一全加器221输出位S0，第二全加器222输出位S1，而第三全加器223输出位S2。
图9系显示本发明实施例中图4之减量电路之眞值表。相对于构成输入之层识别编号的3位A0、A1及A2，运算输出之3位S0、S1及S2如图9所示变化。减1之减量电路依序对白努力值A0、A1及A2执行运算，并依序输出为白努力值S0、S1及S2。于输入111至000之范围，得到输出110至111。
图2中，所有递减型层识别编号检测电路21(0)-21(4)分别包含前述减量电路22之构成，且这些递减型层识别编码检测电路21(0)-21(4)系依序连接并动作如实施例。图9之眞值表最下方五个数值，系分别对应为图2之递减型层识别编号检测电路21(0)-21(4)之减量电路22。本发明之一实施例中，由于3位A0、A1及A2为三为芯片装置1第一芯片层1(0)之减量电路22的输入值，第一层识别编号设定为4。接着，减量电路22运算所述之3位A0、A1及A2，并传送运算后之输出值S0、S1及S2，作为三维芯片装置1之下一芯片的输入值，每一输入值函数为层识别编号。
因此，层识别编号，即五个减量电路22之输入值，从4至0连续变化(白努力值组合从011至000)。接着，层识别编号4至0可分配为三维芯片装置1(0)-1(4)之各芯片层。由于层识别编号4-0分配于三维芯片装置1(0)-1(4)之各芯片层为独特且不同于其它(每一)芯片层，层识别编号4-0可被使用于指定所需之芯片。
上述叙述系为本发明之较佳实施例。此领域之技艺者应得以领会其系用以说明本发明而非用以限定本发明所主张之专利权利范围。其专利保护范围当视后附之申请专利范围及其等同领域而定。凡熟悉此领域之技艺者，在不脱离本专利精神或范围内，所作之更动或润饰，均属于本发明所揭示精神下所完成之等效改变或设计，且应包含在下述之申请专利范围内。
Claims (10)
1.一种三维芯片装置，由复数个芯片堆栈，其特征在于包含：
复数个减量电路，其依序连接，以执行减1运算，其用以运算三维芯片装置芯片之输入值，并将三维芯片装置之每一芯片层之层识别编号输出；以及
复数个凸块，其耦合于三维芯片装置之每一芯片层；
其中，该层识别编号系以N位之组合表示，将满足M≤2N关系之M个以分配该层识别编号的M个半导体芯片准予以堆栈。
2.根据权利要求第1项之三维芯片装置，其特征在于：其中每一该减量电路包含三个依序连接之全加器，其中每一该全加器系包含二个半加器与一个OR电路。
3.根据权利要求第1项之三维芯片装置，其特征在于：其中在依序连接之M-1个该减量电路之中，该减量电路之输入值设定从M-1开始，以该M个减量电路之输入值分别为M-1至0作为该层识别编号，依序分配给该M个芯片层。
4.根据权利要求第1项之三维芯片装置，其特征在于：其中在依序连接之M个该减量电路之中，该减量电路之输入值设定从M开始，以该M个减量电路之输入值分别为M-1至0作为该层识别编号，依序分配给该M个芯片层。
5.根据权利要求第1项之三维芯片装置，其特征在于：其中每一该芯片层为半导体内存芯片，用以储存数据。
6.根据权利要求第5项之三维芯片装置，其特征在于：其中每一该半导体内存芯片除了包含内存电路以外，还包含运算电路。
7.一种三维芯片装置之递减式层识别编号检测电路，其特征在于包含：
复数个减量电路，其依序连接，以执行减1运算，其用以运算三维芯片装置芯片之输入值，并将三维芯片装置之每一芯片层之层识别编号输出；以及
复数个凸块，其耦合于三维芯片装置之每一芯片层；
其中，该层识别编号系以N位之组合表示，将满足M≤2N关系之M个以分配该层识别编号的M个半导体芯片准予以堆栈。
8.根据权利要求第7项之三维芯片装置之递减式层识别编号检测电路，其特征在于：其中每一该减量电路包含三个依序连接之全加器。
9.根据权利要求第7项之三维芯片装置之递减式层识别编号检测电路，其特征在于：其中在依序连接之M-1个该减量电路之中，该减量电路之输入值设定从M-1开始，以该P个减量电路之输入值分别为M-1至0作为该层识别编号，依序分配给该M个芯片层。
10.根据权利要求第7项之三维芯片装置之递减式层识别编号检测电路，其特征在于：其中在依序连接之M个该减量电路之中，该减量电路之输入值设定从M开始，以该M个减量电路之输入值分别为M-1至0作为该层识别编号，依序分配给该M个芯片层。
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20120111 |