[go: up one dir, main page]

CN102301459B - 用于在半导体装置上形成共形氧化层的方法 - Google Patents

用于在半导体装置上形成共形氧化层的方法 Download PDF

Info

Publication number
CN102301459B
CN102301459B CN201080005910.9A CN201080005910A CN102301459B CN 102301459 B CN102301459 B CN 102301459B CN 201080005910 A CN201080005910 A CN 201080005910A CN 102301459 B CN102301459 B CN 102301459B
Authority
CN
China
Prior art keywords
substrate
plasma
oxide layer
chamber
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201080005910.9A
Other languages
English (en)
Other versions
CN102301459A (zh
Inventor
阿古斯·S·查德拉
克里斯托弗·S·奥尔森
约翰内斯·F·斯温伯格
横田义孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN102301459A publication Critical patent/CN102301459A/zh
Application granted granted Critical
Publication of CN102301459B publication Critical patent/CN102301459B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32715—Workpiece holder
    • H01J37/32724—Temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Abstract

本发明公开在半导体衬底上形成氧化物层的方法和设备。在一个或多个实施例中，利用等离子体氧化法通过将半导体衬底温度控制在低于约100℃来形成共形氧化物层。根据一个或多个实施例的控制半导体衬底温度的方法包含使用静电夹盘以及冷却剂和气体对流。

Description

用于在半导体装置上形成共形氧化层的方法
发明背景 
发明领域
本发明实施例大体而言涉及半导体制造，并且更明确地说，涉及半导体装置或半导体装置的部件的氧化以形成共形氧化物层。 
相关技术的描述 
半导体装置在多个制造阶段需形成薄氧化物层。例如，在晶体管中，薄栅氧化物层可形成为栅叠层结构的一部分(包含侧壁)，如会在以下详加描述者。此外，在某些应用中，诸如在闪存薄膜叠层的制造中，可在整个栅叠层周围形成薄氧化物层，例如，通过将该叠层暴露在氧化工艺中。这类氧化工艺传统上是以热方法执行或利用等离子体来执行的。 
形成例如栅氧化物层或栅叠层氧化层这样的氧化物层的热工艺在过去所使用的较大特征结构尺寸半导体装置的制造中成效相当好。然而，随着特征结构尺寸大幅度缩小并且在下一代的先进技术中使用不同氧化物，热氧化工艺所需的高晶片或衬底温度会因为硅晶片内的掺杂物(阱掺杂以及结)在较高温度下(例如高于约700℃)扩散而造成问题。此种掺杂物分布及其他特征结构的失真可导致不良的装置性能或失效。 
用来形成氧化物层的等离子体工艺具有类似问题。例如，在高腔室压力下(例如100毫托)，形成期间污染物有累积在该栅氧化物层内的倾向，造成栅氧化物结构的诸如悬键(dangling bond)或移动电荷之类的严重缺陷，而在低腔室压力下(例如数十毫托)，增加的等离子体离子能量造成离子轰击伤害和其他扩散问题。例如，传统氧化工艺常造成称为鸟嘴的缺陷。鸟嘴是指氧化物层从相邻层之间界面处的侧边扩散进入薄膜叠层结构的层内，环绕所述相邻层的角落。所造成的缺陷具有类似鸟嘴的分布。该氧化层侵入存储单元(例如在闪存应用中)的有源区会缩小该存储单元的有效宽度，由此不合需要地缩小该单元的有效宽度，并降低该闪存装置的性能。 
现行低温等离子体工艺的另一局限在于氧化似乎优先在与该晶片或衬底面平行的表面上(也就是说，诸如由叠层材料层所形成的栅极以及形成在所述栅极之间的沟槽这样的结构的顶部和底部)发生。一般认为这是缘于与该晶片垂直的氧离子流通量和自由基流通量。无论成因为何，叠层侧壁上发生有限的氧化，在栅叠层上产生薄到令人无法接受的侧壁层和差的共形性。因此，需要一种改善的在半导体衬底上形成氧化物层的方法。 
发明概述
本发明的一个方面涉及一种处理形成在半导体衬底上的氧化物层的方法。根据一个或多个实施例，该方法包含将这种衬底置于等离子体反应腔室内的衬底支撑件上。在一个或多个实施例中使用的腔室包含离子产生区。该方法也可包含通入或流入工艺气体进入该腔室，其中，在该离子产生区内，等离子体经产生在该腔室的离子产生区内，并用来在该衬底上形成氧化物层。根据一个或多个实施例形成的等离子体可含氧或氧物种。在一个或多个实施例中，该氧化物层在该衬底主动冷却期间由该等离子体形成。在此实施例中，主动冷却该衬底增加某些等离子体内所含氧物种的粘附系数。 
根据一个或多个实施例，该衬底经冷却至低于约100℃的温度。在具体实施例中，该衬底经冷却至范围在约-50℃至约100℃内的温度。在更具体的实施例中，该衬底经冷却至范围在约-25℃至75℃内的温度，并且在甚至更具体的实施例中，该衬底经冷却至范围在约0℃至约50℃内的温度。 
如在此所使用的，“主动冷却“一词表示在该衬底邻近流通冷却流体。在一个实施例中，利用静电夹盘(ESC)在该衬底邻近流通冷却流体。在另一个实施例中，将对流气体供应至该腔室并在该衬底邻近流通。 
根据一个或多个实施例，该衬底是通过使冷却剂流经该衬底支撑件来主动冷却的。在一个具体实施例中，该冷却剂在该衬底和衬底支撑件间循环。该衬底也可，例如，通过接触衬底支撑件的表面来冷却，其中，在一个具体实施例中，该衬底支撑件的表面含有多个冷却导管。在一个更具体的实施例中，该衬底支撑件使用一系列通道来供应冷却剂至冷却导管。适用于此种实施例的冷却剂包含氦气、其他惰性气体及上述物质的组合物。 
一个或多个其他实施例通过流通对流气体进入该反应腔室内来主动冷却该衬底。在一个具体实施例中，将氦气流入该反应腔室内以主动冷却该衬底。在一个更具体的实施例中，对流气体以从约500sccm至约3000sccm范围内的流速流入该反应腔室。在一个或多个实施例中使用的对流气体包含氦气，并且也可包含一种或多种其他惰性气体。 
前面已相当广泛地概述了本发明的某些特征结构。本领域的技术人员应领会所公开的具体实施例可轻易用做调整或设计落在本发明范围内的其他结构或工艺的基础。本领域的技术人员也应理解这类等效结构并不背离在所附权利要求书范围中提出的本发明精神和范围。 
附图简要说明
因此可以详细理解上述本发明的特征结构的方式，即对简短地在前面概述过的本发明更明确的描述，可通过参考实施例来得到，其中某些实施例在附图中图示。但应注意的是，附图仅图示本发明的一般实施例，因为本发明可允许其他等效实施例，因此不应视为对本发明范围的限制。 
图1示出根据本发明的一实施例的等离子体反应器； 
图2A至图2B图示出根据本发明的一个或多个实施例的半导体结构的制造阶段； 
图3示出用于本发明的一个实施例的静电夹盘； 
图4示出包含对流气源的等离子体反应器腔室； 
图5示出利用现有技术的等离子体氧化工艺形成的氧化物层；以及 
图6A至图6B示出利用根据本发明的一个或多个实施例的等离子体氧化工艺形成的氧化物层。 
具体描述
本发明实施例提供通过氧化半导体衬底形成共形氧化物层的方法。下述具体实施例关于利用低温氧化法形成的氧化物层描述。 
如在此所使用的，低温氧化表示在低于约700℃的温度下的氧化。传统等离子体氧化因为传送至该衬底的等离子体功率而在高于100℃的温度下发生。在高于100℃的温度下，氧离子流通量(flux)支配该氧化工艺，与抵达宽度为50纳米的结构的水平壁(也可称为顶表面和底表面或栅极和沟槽)的氧化流通 量相比，因此仅有半数的氧化流通量抵达垂直侧壁。据此，当共形性被定义为侧壁上的生长与顶或底表面上的生长的比例时，在大于25埃的厚度下，传统等离子体氧化仅达到50％的共形性。 
已发现在等离子体氧化期间主动冷却衬底至约-50℃至100℃范围内的温度，例如在约-25℃至75℃的具体范围内，并且更具体地在约0℃至50℃范围内，可改善利用硅结构的低温氧化所形成的薄膜的共形性。更明确地说，厚度低于约100纳米的较小特征结构的薄膜共形性显著改善。共形性被定义为形成在结构侧壁上的薄膜厚度与形成在结构的包含顶及底表面的水平表面上的薄膜厚度间的比例。根据本发明的一个或多个实施例，可达到至少约75％的共形性，并且更明确地说至少约80％，并且在具体实施例中至少约90％。在一个或多个实施例中，通过以上述方法处理，一般认为较低温度增加氧物种对结构侧壁的粘附系数。 
本发明实施例可在适当配备的等离子体反应器内执行，诸如可从加州圣塔克拉拉的应用材料(Applied Materials)有限公司取得的去耦等离子体氮化(DPN)反应器。也可使用其他适合的等离子体反应器，包含但不限于，辐射状排列槽形天线等离子体设备及中空阴极等离子体设备。图1描绘适于执行根据本发明实施例的氧化物形成工艺的示例性等离子体反应器。该反应器可通过由连续波(CW)功率产生器驱动的感应耦合等离子体源功率施加器提供低离子能量等离子体及高离子能量等离子体。 
图1所示反应器11包含腔室10，所述腔室10具有圆柱状侧壁12及顶板14，所述顶板14可以是圆顶状(如图中所示)、平板状、或其他几何形状。等离子体源功率施加器包含线圈天线16，设置在该顶板14上方并通过第一阻抗匹配网络18耦合至功率源。该功率源包含RF功率产生器20和在该产生器20的输出处的闸极(gate)22。 
该反应器也包含衬底支撑座26，所述衬底支撑座26可以是静电夹盘或其他适合的衬底支撑件，以夹持诸如200毫米或300毫米半导体晶片或类似物的半导体衬底27。通常，在该衬底支撑座26顶表面下方有诸如加热器34这样的加热设备。该加热器34可以是单区域加热器或多区域加热器，诸如具有径向内部和外部加热元件34a和34b的双径向区域加热器，如图1所示。 
此外，该反应器包含注气系统28及与该腔室10的内部空间连结的真空泵 30。该注气系统28由气源供应，所述气源可包含氧气瓶32、氢气瓶62或稀有气体(noble gas)瓶70。可包含诸如水蒸气源和惰性气体源的其他工艺气源(未示出)。在一个或多个实施例中，可使用多于一个气源。流量控制阀66、64和68分别与该氧气瓶32、该氢气瓶62和该稀有气体瓶70耦接，并且可用来在处理期间选择性提供工艺气体或工艺气体混合物至该腔室10的内部空间。也可提供供应诸如氮气、气体混合物、或类似物的额外气体的其他气源(未示出)。可利用该真空泵30的节流阀38来控制该腔室10内的压力。 
可通过控制脉冲产生器36的工作周期来控制该闸极22处的脉冲RF功率输出的工作周期，所述脉冲产生器36的输出与该闸极22耦合。等离子体在离子产生区39内产生，所述离子产生区39对应该顶板14下方被该线圈天线16围绕的空间。由于等离子体是在该腔室10的上半部区域与该衬底27有一段距离处产生，该等离子体被称为类远程等离子体(例如，该等离子体具备远程等离子体形成的优势，但在与该衬底27相同的腔室10内形成)。 
操作时，可用该等离子体反应器来执行根据本发明实施例的氧化工艺，以沉积高质量氧化物层，所述氧化物层在形成于衬底上的氧化物叠层的侧壁上具有增量的氧化物层。 
例如，图2A至图2B示出含有形成在半导体衬底202上的薄膜叠层240的半导体结构200的制造阶段。在一个或多个实施例中，该衬底202可包含多个薄膜叠层240，在所述叠层之间形成有沟槽250。在此所述用来制造该半导体结构200的工艺可在，例如，上面关于图1所述的反应器11内执行。 
衬底202上面沉积有薄膜叠层240。该薄膜叠层240将被氧化。该衬底202一般对应于图1的衬底27，并且通常支撑在该等离子体反应器11的腔室10内该衬底支撑件26上。该衬底202可具有各种尺寸，诸如直径200毫米或300毫米的晶片，以及矩形或方形面板。在某些实施例中，该薄膜叠层240可形成在该衬底202上，然后提供给该腔室10进行该氧化工艺。例如，可在与组合工具耦接的一个或多个工艺腔室内制造该薄膜叠层240，所述组合工具也耦接有该等离子体反应器11。适合的组合工具的范例是可从加州圣塔克拉拉的应用材料公司取得的栅叠层CENTURA 
该衬底202可包含诸如结晶硅(例如，硅<100>或硅<111>)、氧化硅、应变硅、锗化硅、掺杂或未掺杂的多晶硅、掺杂或未掺杂的硅晶片、图案化或未图 案化的晶片、绝缘层上硅(SOI)、掺杂碳的氧化硅、氮化硅、掺杂的硅、锗、砷化镓、玻璃、蓝宝石、或类似物这样的材料。 
会理解该薄膜叠层240并不受限于上述特定材料。因此，该薄膜叠层240可以是欲氧化的任何种材料叠层。例如，在某些实施例中，例如在闪存应用中，该叠层200可以是快闪记忆单元的栅叠层，所述栅叠层含有穿隧氧化物层204、浮置栅层206、单层或多层介电层、以及控制栅层220，所述单层或多层介电层含有多晶硅间介电层(IPD)210(该IPD的非限制性范例是多层ONO层，所述多层ONO层含有氧化物层212、氮化物层214、以及氧化物层216，在图2A至图2B中示例性示出)。所述氧化物层204、212、216通常含硅和氧，诸如氧化硅(SiO2)、氧氮化硅(SiON)、或类似物。该氮化物层通常含硅及氮，诸如氮化硅(SiN)、或类似物。在某些实施例中，也可用含有SiO2/Al2O3/SiO2的多层来做为该IPD层210。该浮置栅层206和该控制栅层220通常含有诸如多晶硅、金属、或类似物这样的导电材料。预期在诸如动态随机存取存储器(DRAM)金属电极/多晶硅栅叠层、用于非易失性存储器(NVM)的电荷捕获型闪存(CTF)、或类似物的其他应用中的薄膜叠层可根据在此提供的教导有利地氧化。该DRAM金属电极通常是钨(W)，在所述钨及多晶硅层之间具有氮化钛(TiN)或氮化钨(WN)的中间层。用于非易失性存储器(NVM)的电荷捕获型闪存(CTF)使用SiO2/SiN/Al2O3栅叠层，所述SiO2/SiN/Al2O3栅叠层具有氮化钽(TaN)或氮化钛(TiN)的金属电极，所述SiO2/SiN/Al2O3栅叠层也可从栅蚀刻后的侧壁氧化受益。在某些实施例中，该工艺气体可包含水蒸气，并且在一个或多个具体实施例中，该水蒸气可与氢气及/或氧气的至少一种混合。做为另一种选择或合并使用，该水蒸气可与诸如氦气(He)、氩气(Ar)、氪气(Kr)、氖气(Ne)、或类似物的至少一种惰性气体混合。 
在某些实施例中，可提供总流速约100-2000sccm之间，或约400sccm，的工艺气体(或气体混合物)。例如，在提供氧气(O2)和氢气(H2)两者的实施例中，可提供总流速约100-2000sccm之间的在上述百分比范围内的氧气(O2)和氢气(H2)，或约400sccm。在提供水蒸气的实施例中，可连同诸如氦气、氩气、氪气、氖气或其他适合惰性气体的一种或多种惰性载气，通入流速约5-1000sccm之间的水蒸气。可依需要供应所述惰性气体，以提供约100-2000sccm之间的总流速，并提供具有多达约50％水蒸气的工艺气体混合物。惰性气体添加也可 与H2/O2混合物并用，以避免离子化氧气及/或氦气的再结合。激发的双原子分子通常倾向在等离子体内与自身再结合，因此添加惰性气体(例如氩气、氦气、氪气、氖气、或类似物)可促进较高氧化速率。 
等离子体在该腔室10内由所述工艺气体产生，以在该薄膜叠层240上形成氧化物层230。利用感应耦合来自设置在该顶板14上方的线圈天线16的RF能量，在图1所示腔室10的离子产生区39内形成该等离子体，由此有利地提供低离子能量(例如就脉冲等离子体而言低于约5eV，并且就CW等离子体而言低于15eV)。该等离子体的低离子能量限制离子轰击伤害，并促进该薄膜叠层240的侧壁的氧化，同时限制氧气在所述叠层的各层之间扩散，由此减少鸟嘴。 
在某些实施例中，可以适当频率提供约25至5000瓦的功率至该线圈天线16，以形成等离子体(例如，在MHz或GHz范围内，或约13.56MHz或更大)。可以连续波或脉冲模式提供该功率。在一个或多个实施例中，以工作周期介于约2％至70％之间的脉冲模式提供该功率。 
例如，在某些实施例中，该等离子体可在连续的“开启”时间期间产生，而容许该等离子体的离子能量在连续的“关闭”区间期间衰变。该“关闭”区间隔离连续的“开启”区间，而该“开启”及“关闭”区间界定出可控制的工作周期。该工作周期将该衬底表面处的离子动能限制在低于预定临界能量下。在某些实施例中，该预定临界能量为约5eV或低于约5eV。 
例如，在该脉冲RF功率的“开启”时间期间，该等离子体能量增加，而在该“关闭”时间期间则降低。在短暂的“开启”时间期间，该等离子体在大约对应于该线圈天线16所圈起的空间的该离子产生区39内产生。该离子产生区39在该衬底27上方一段显著距离LD处。在该“开启”时间期间于该离子产生区39内靠近该顶板14产生的等离子体在该“关闭”时间以平均速度VD朝该衬底27飘移。在每一个“关闭”时间期间，最快速的电子扩散至所述腔室壁，容许该等离子体冷却。能量最高的电子以比该等离子体离子飘移速度VD快许多的速度扩散至所述腔室壁。因此，在该“关闭“时间，该等离子体离子能量在所述离子抵达该衬底27之前显著降低。在下一次“开启”时间期间，更多等离子体产生在该离子产生区39，并且整个周期重复。结果，抵达该衬底27的等离子体离子的能量显著降低。在较低的腔室压力范围下，也就 是说约10毫托和以下，该脉冲RF情况的等离子体能量与该连续RF情况相比大幅降低。 
该脉冲RF功率波形的“关闭”时间及该离子产生区39和该衬底27之间的距离LD两者均应足以容许产生在该离子产生区39的等离子体失去足够大量的能量，因此等离子体在抵达该衬底27时造成很少或无离子轰击伤害或缺陷。明确地说，该“关闭”时间由约2和20kHz之间，或约10kHz，的脉冲频率以及约5％和20％之间的“开启”工作周期限定。因此，在某些实施例中，该“开启”区间可持续约5微秒至约50微秒范围内的时间，或约20微秒，而该“关闭”区间可持续约50微秒至约95微秒范围内的时间，或约80微秒。 
在某些实施例中，该离子产生区至衬底距离LD为大于约2厘米，或者在约2厘米至约20厘米范围内。该离子产生区至衬底距离LD可与所述等离子体离子在该脉冲RF功率波形的单一个“关闭”时间期间行进的距离(VD乘以该“关闭”时间)约相同(或更大)。 
在连续波和脉冲模式两者中，该等离子体有利地在该腔室内平衡氧气离子和氢气离子的共生，并且该等离子体与该衬底之间距离够近以利用对于离子能量的控制来限制所述离子活性的流失，以避免离子轰击造成的伤害或扩散伤害(例如鸟嘴)。 
所产生的等离子体可在低压工艺中形成，由此减少污染导致的缺陷的可能性。例如，在某些实施例中，可将该腔室10保持在约1-500毫托之间的压力下。此外，可通过使用类远程等离子体源，及任选地通过如上所述脉冲该等离子体源功率来限制或避免在如此低的腔室压力水平下所能预料到的轰击导致的缺陷。 
根据一个或多个实施例，该氧化物层230可形成至从约5埃至约50埃范围内的厚度。该工艺可提供每分钟约7埃至约50埃范围内的氧化物薄膜生长速率，或每分钟至少约25埃。在此公开的本发明工艺在较低热预算下提供上述的氧化物生长速率提升，因而通过与传统氧化工艺相比减少该衬底对于该工艺的暴露时间而更加限制扩散效应。在某些实施例中，该工艺可具有从约5秒至约300秒范围内的持续时间。 
可在该薄膜叠层240上将该氧化物层230形成至预期厚度。随后可依需要进一步处理该衬底202以完成在该衬底上制造的结构。 
如上所述，已发现在等离子体氧化期间主动冷却该衬底至约-50℃至100℃范围内的温度，例如在约-25℃至75℃的具体范围内，并且更具体地在约0℃至50℃范围内，能改善利用硅结构的低温氧化所形成的薄膜的共形性。可用多种方法来实现冷却。 
根据第一实施例，该支撑座26可包含静电夹盘(ESC)，所述静电夹盘以冷却气体冷却或接触该衬底背侧，或该衬底与该支撑座26接触的一侧，以在低温氧化期间维持该衬底温度。图3示出ESC 325的示例性实施例。参考图1的反应器11，该ESC 325在该腔室10内支撑半导体衬底27。该ESC 325可包含具有贯穿的孔330的底座。在所示实施例中，静电组件333包含绝缘体335，所述绝缘体335封住电极350。该静电组件333包含上表面340，以容纳并支撑衬底。具有电压供应导线360的电气连接器355经电气连接至该电极350。该电压供应导线360穿过该ESC 325的基座的孔330延伸，并在电气接触365终止，所述电气接触365电气接合电压供应端370。在使用时，将该静电夹盘325固定在工艺腔室380内的支撑件375上。应理解该ESC 325可与图1所示的反应器11一起使用。在图3所示实施例中，该工艺腔室380(工艺腔室380对应图1的腔室10)可包含工艺气体入口382(工艺气体入口382对应图1的注气系统28)，所述工艺气体入口382连接工艺气源302(工艺气源302对应图1的氧气瓶32、氢气瓶62或稀有气体瓶70)至该腔室380。图3的工艺腔室380还包含连接至排气系统301的排气出口384。 
在图3实施例中，衬底345夹持在该ESC 325上，并且从该冷却剂源或冷却器300供应冷却剂至位于该绝缘体335上表面340内的冷却导管305，所述冷却导管305也包含冷却导管或沟槽。在一个或多个实施例中，该冷却剂包含诸如氦气、氩气以及周期表第8族中的大部分惰性元素这样的传导气体。夹持在该ESC 325上的衬底345覆盖并密封所述冷却导管305，避免该冷却剂外漏。所述冷却导管305内的冷却剂从该衬底345除热，并在处理期间将该衬底345保持在固定温度下。 
在一个或多个实施例中，所述冷却导管305是利用一系列通道连接至该冷却剂源300，所述通道可贯穿整个绝缘体和电极延伸。所述冷却导管可经隔开、按一定尺寸制作(sized)及分布，使得保持在所述冷却导管中的冷却剂可实质上冷却整个衬底345。 
在一个或多个实施例中，可使用等离子体脉冲技术来最小化归因于传输至该衬底的等离子体功率的衬底加热。根据这些实施例，在等离子体氧化期间可使用等离子体脉冲技术来将该衬底保持在约-50℃至100℃范围内的温度下，例如在约-25℃至75℃的具体范围内，并且更具体地在约0℃至50℃范围内。 
可以多种适合方法来实现等离子体脉冲。在实施例中，可开关循环该等离子体以将该衬底保持在此所述的温度范围内。在另一个实施例中，该等离子体可以是从约2kHz至约50kHz范围内的kHz频率下的脉冲式等离子体。 
使用开关循环该等离子体的等离子体脉冲技术的实施例包含通过脉冲或时间调制该RF等离子体电源信号来调整平均等离子体电子温度及化学性质(chemistry)。此技术也称为RF等离子体源功率调制，并且此技术独立于该RF等离子体源功率水平控制电子温度，这是因为在脉冲之间的功率关闭时间期间，电子温度以比等离子体密度快许多的速率降低。RF等离子体源功率调制包含实体上连续或依照预定顺序开启及关闭该等离子体产生。在一个或多个实施例中，RF等离子体源功率调制包含开启和关闭产生该离子产生区和该等离子体的功率源。 
根据一个或多个实施例，该等离子体脉冲技术包含在第一频率及第二频率之间交替该RF功率源的频率。在一个或多个实施例中，也可以该第一及/或第二频率供应不同量的功率。在使用此等离子体脉冲法来将该衬底温度维持或冷却至-50℃和100℃之间的一个或多个实施例中包含将衬底置于等离子体反应器的腔室内，并通入含氢气、氧气或稀有气体的气体至该腔室内。之后以第一频率供应功率至该反应器以在该腔室内产生第一等离子体。然后以第二频率供应功率以在该腔室内产生第二等离子体。此类实施例也可以与该第一及第二频率不同的频率供应功率。在一个或多个实施例中，以该第一或第二频率供应的功率量可不同，并且可关于所述频率的一个或两者周期性增加或减少或保持固定。也可控制以该第一或第二频率供应的功率量的改变率以调节或降低该衬底的温度。 
在另一个实施例中，可通过流通冷却或对流气体至该反应腔室内，经由气体对流将该衬底温度保持在或冷却至-50℃和100℃之间。在一个或多个实施例中，冷却气体可流经该衬底顶部而非该衬底背侧。在此类实施例中，可调整该腔室以提供另一个气体入口，使该冷却气体流入该腔室内以冷却该衬底。在一 个或多个实施例中，可设置该入口以使该冷却气体可毗邻该衬底表面流动。在一个或多个实施例中，该冷却气体是惰性气体，所述惰性气体从冷却气源供应至该腔室。在一个或多个实施例中，该惰性气体是诸如氦气、氩气及周期表第8族内的其他惰性元素这样的传导气体。 
图4示出图1的反应器11，更包含与该腔室10的内部空间耦接的冷却气体输送系统29。该冷却气体输送系统29由冷却气源82供应，并且该冷却气体输送系统29流通冷却气体至该腔室10内。在一个或多个实施例中，该冷却气源可包含氦气瓶。在具体实施例中，该冷却气源可包含稀有气体混合气体瓶。冷却流量控制阀80经耦接至该冷却气源82。在图4所示实施例中，该冷却气体经供应至该腔室并以所示方向毗邻该衬底流动，以冷却衬底温度。 
根据本发明的一个或多个实施例，可使用多种方法在叠层中形成氧化物层，例如栅氧化物叠层。图5描绘利用两个栅叠层241、242和衬底203之间的空间形成的沟槽250，如图2A至图2B所示。所述栅叠层241、242可如上面参考图2A至图2B及/或薄膜叠层240所示形成。该衬底203也可包含在此参考图2A至图2B所述的材料。在图5中，氧化物层231经形成在该衬底203上的所述栅叠层241、242及该沟槽250上方。利用不包含冷却该衬底的传统处理技术，在诸如关于图1所述的反应器11这样的等离子体反应器内形成该氧化物层。 
发明人已确定了通过将该衬底保持在约-50℃至100℃范围内，能够改善利用低温氧化法形成的薄膜或氧化物层的共形性。在一个或多个实施例中，能改善共形性而使所述侧壁上和该沟槽上的二氧化硅层厚度之间的比例高于至少75％。 
图5示出利用根据现有技术的等离子体氧化工艺形成的氧化物层231。图5具体示出栅长度为65纳米并且间隔为65纳米的浅沟槽隔离或“STI”结构的底部沟槽。图5的氧化物层231经沉积在形成在两个诸如图2B所示的薄膜叠层240这样的薄膜叠层之间的沟槽250内。该沟槽250由两个侧壁251、252限定。半导体结构200通常包含多个诸如图2B所示的薄膜叠层，在薄膜叠层之间具有沟槽250。形成在图5所示沟槽250内的氧化物层231在该沟槽250底部处的厚度大于在所述侧壁251、252处的厚度。图5的硅结构是通过利用快速热氧化法生长厚度75埃的隧道氧化物，然后生长厚度1200埃的掺杂的多 晶硅层而形成的。利用低压化学气相沉积或“LPCVD”工艺在该多晶层上形成厚度50埃的高温氧化物或“HTO”层以及最终厚度400埃的氮化硅层。所形成结构的高度大约是340-380纳米。该栅长度和间距是65纳米。 
该氧化物层231在所述侧壁251、252处的厚度为介于1.9纳米和2.1纳米之间。形成在该衬底203上该沟槽250底表面处的氧化物层231的厚度约为3.2纳米。该氧化物层231的共形性，也就是所述侧壁251、252处该氧化物层231的厚度与该衬底203上的厚度之间的比例为在从约0.59至0.66的范围内。 
图6A示出形成在与图5所用的相同类型的衬底及结构上的氧化物层232，但是，形成该氧化物层232的方法包含利用ESC冷却或保持该衬底203的温度，如在此所述。该衬底203置放在腔室内ESC上，如此说明书内他处所述，并且在等离子体氧化工艺期间，该衬底203背侧或该衬底与该ESC接触的一侧是利用氦气冷却。在图6A所示实施例中，该氧化物层232是通过室温等离子体氧化工艺利用约2000瓦的源功率及含有80％氢气并且总流速为200sccm的工艺气体而形成的。用于该ESC内的氦冷却气体经设定在4t时间，并且该衬底经冷却至从约30℃至约50℃范围内的温度。 
所形成的氧化物层232在所述侧壁251、252处的厚度为介于2.5纳米和2.7纳米之间。该氧化物层232在该沟槽250底表面处的厚度是2.7纳米。该氧化物层232的共形性为介于0.93和1.0之间。 
参见图6B，利用在此所述的等离子体脉冲法在与图5所用的相同类型的衬底及结构上形成氧化物层233，以保持或冷却该衬底温度。如在此其他处所述，RF等离子体源功率信号是通过循环供应至该反应器的功率来脉冲的。利用巨脉冲工艺(macro-pulsing process)根据如下方案(recipe)开关该等离子体功率：开启4次持续25秒以及关闭4次持续120秒。运用使用2000瓦的功率源的RT去耦等离子体氧化或“DPO”腔室来形成该氧化物层。用来形成该氧化物层的工艺气体包含80％的氢气，并且以约200sccm的流速流入该腔室内。该衬底温度经冷却至从约20℃和约-30℃范围内的温度。 
所形成的氧化物层233在所述侧壁251、252处的厚度是2.8纳米。该氧化物层233在该沟槽250底表面处的厚度是3.1纳米，产生0.90的共形性。如上面结果清楚示出，发现在等离子体氧化期间将该衬底温度保持在或冷却至约-50℃和100℃范围内的温度可产生共形的氧化物层。 
本说明书整篇所提到的“一个实施例”、“某些实施例”、“一个或多个实施例”或“实施例”表示结合该实施例所描述的特定特征、结构、材料、或特性包含在本发明的至少一实施例中。因此，本说明书整篇各处的例如“在一个或多个实施例中”、“在某些实施例中”、“在实施例中”或“在一个实施例中”等句子的出现并不必定指本发明的相同实施例。此外，该特定特征、结构、材料、或特性可在一或多个实施例中以任何适当方式组合。不应将上述方法的描述顺序视为限制性，并且所述方法可不依照顺序或以有省略或添加的方式使用所述操作。 
应理解上面描述旨在说明，而非限制。在审视上面说明后，对本领域的技术人员而言，许多其他实施例会是显而易见的。因此，本发明的范围应参考附属权利要求书，连同权利要求书赋予等效物的完整范围做判定。 

Claims (15)

1.一种在半导体衬底上处理氧化物层的方法，所述方法包含：
将欲氧化的衬底置于等离子体反应腔室内的衬底支撑件上，所述等离子体反应腔室具有离子产生区；
通入工艺气体至所述腔室内；以及
在所述等离子体反应腔室的与所述衬底相距大于2厘米的所述离子产生区内产生等离子体，以在所述衬底上形成氧化物层，所述离子产生区在所述衬底上方一段距离处，所述氧化物层具有水平表面厚度及侧壁厚度，同时主动冷却所述衬底至-50℃至100℃范围内的温度。
2.根据权利要求1所述的方法，其中衬底温度在所述氧化物层形成期间经主动冷却至-25℃至75℃范围内的温度。
3.根据权利要求1所述的方法，其中衬底温度在所述氧化物层形成期间经主动冷却至0℃至50℃范围内的温度。
4.根据权利要求1所述的方法，其中主动冷却衬底温度包含使冷却剂流动通过所述衬底支撑件。
5.根据权利要求4所述的方法，其中所述衬底支撑件包含表面，所述表面具有多个冷却导管，并且主动冷却所述衬底温度包含使所述衬底与所述衬底支撑件的表面接触。
6.根据权利要求5所述的方法，其中所述衬底支撑件更包含一系列通道，所述一系列通道供应冷却剂至所述多个冷却导管。
7.根据权利要求4所述的方法，其中主动冷却所述衬底温度包含流动对流气体至所述反应腔室内。
8.根据权利要求7所述的方法，其中所述对流气体包含氦气。
9.根据权利要求7所述的方法，其中所述对流气体包含500sccm至3000sccm范围内的流速。
10.一种在半导体衬底上形成氧化物层的方法，所述方法包含：
将欲氧化的衬底置于等离子体反应器的腔室内衬底支撑件上，所述腔室具有离子产生区；
通入工艺气体至所述腔室内；以及
在所述腔室的与所述衬底相距大于2厘米的所述离子产生区内产生等离子体，以在所述衬底上形成氧化物层，同时主动冷却所述衬底至低于100℃的温度，所述离子产生区在所述衬底上方一段距离处。
11.根据权利要求10所述的方法，其中所述等离子体包含氧物种，并且主动冷却所述衬底增加所述氧物种的粘附系数。
12.根据权利要求10所述的方法，其中主动冷却所述衬底包含流动对流气体至所述反应器。
13.根据权利要求10所述的方法，其中主动冷却所述衬底包含在所述衬底和所述衬底支撑件之间循环冷却剂。
14.根据权利要求13所述的方法，其中所述冷却剂包含氦气。
15.根据权利要求14所述的方法，其中所述冷却剂更包含第二稀有气体。
CN201080005910.9A 2009-01-28 2010-01-28 用于在半导体装置上形成共形氧化层的方法 Expired - Fee Related CN102301459B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US14790809P 2009-01-28 2009-01-28
US61/147,908 2009-01-28
US12/691,969 US8435906B2 (en) 2009-01-28 2010-01-22 Methods for forming conformal oxide layers on semiconductor devices
US12/691,969 2010-01-22
PCT/US2010/022353 WO2010088348A2 (en) 2009-01-28 2010-01-28 Methods for forming conformal oxide layers on semiconductor devices

Publications (2)

Publication Number Publication Date
CN102301459A CN102301459A (zh) 2011-12-28
CN102301459B true CN102301459B (zh) 2014-11-05

Family

ID=42396330

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080005910.9A Expired - Fee Related CN102301459B (zh) 2009-01-28 2010-01-28 用于在半导体装置上形成共形氧化层的方法

Country Status (4)

Country Link
US (1) US8435906B2 (zh)
JP (2) JP2012516577A (zh)
CN (1) CN102301459B (zh)
WO (1) WO2010088348A2 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101893471B1 (ko) * 2011-02-15 2018-08-30 어플라이드 머티어리얼스, 인코포레이티드 멀티존 플라즈마 생성을 위한 방법 및 장치
JP2012216667A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ処理方法
US20140034632A1 (en) * 2012-08-01 2014-02-06 Heng Pan Apparatus and method for selective oxidation at lower temperature using remote plasma source
JP6257071B2 (ja) * 2012-09-12 2018-01-10 株式会社日立国際電気 基板処理装置及び半導体装置の製造方法
CN104201109B (zh) * 2014-09-02 2017-02-15 上海华力微电子有限公司 一种用于制备等离子氮化栅极介质层的方法
CN104392948A (zh) * 2014-11-25 2015-03-04 上海华力微电子有限公司 一种用于制备氮化栅极介质层的装置及方法
US10535505B2 (en) * 2016-11-11 2020-01-14 Lam Research Corporation Plasma light up suppression
CN110431653B (zh) * 2017-03-27 2024-01-12 株式会社国际电气 半导体装置的制造方法、记录介质以及基板处理装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050120965A (ko) * 2004-06-21 2005-12-26 주식회사 하이닉스반도체 플라즈마손상을 줄인 고밀도플라즈마산화막의 증착 방법및 그를 이용한 반도체소자의 갭필 방법
CN1750238A (zh) * 2004-09-17 2006-03-22 东部亚南半导体株式会社 半导体器件及其制造方法
CN1779912A (zh) * 2004-10-26 2006-05-31 河东田隆 基片上形成的金属氧化物及其制造方法
CN101005022A (zh) * 2006-01-20 2007-07-25 三星电子株式会社 形成半导体设备的绝缘层的方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160112A (ja) * 1991-12-03 1993-06-25 Toyota Central Res & Dev Lab Inc プラズマ処理装置及びプラズマ処理方法
US5822171A (en) 1994-02-22 1998-10-13 Applied Materials, Inc. Electrostatic chuck with improved erosion resistance
US6450116B1 (en) 1999-04-22 2002-09-17 Applied Materials, Inc. Apparatus for exposing a substrate to plasma radicals
JP2002100573A (ja) * 2000-09-25 2002-04-05 Nec Corp 半導体製造装置および半導体製造方法
JP2002208624A (ja) * 2001-01-09 2002-07-26 Hitachi Kokusai Electric Inc 基板処理装置
US6908865B2 (en) 2001-09-28 2005-06-21 Applied Materials, Inc. Method and apparatus for cleaning substrates
JP3922355B2 (ja) 2002-04-01 2007-05-30 セイコーエプソン株式会社 半導体装置の製造方法
US6898065B2 (en) 2002-07-26 2005-05-24 Brad Mays Method and apparatus for operating an electrostatic chuck in a semiconductor substrate processing system
TWI256091B (en) * 2004-08-02 2006-06-01 Siliconware Precision Industries Co Ltd A semiconductor package having stacked chip package and a method
US7141514B2 (en) 2005-02-02 2006-11-28 Applied Materials, Inc. Selective plasma re-oxidation process using pulsed RF source power
US7972441B2 (en) 2005-04-05 2011-07-05 Applied Materials, Inc. Thermal oxidation of silicon using ozone
US7292428B2 (en) 2005-04-26 2007-11-06 Applied Materials, Inc. Electrostatic chuck with smart lift-pin mechanism for a plasma reactor
JP2006344670A (ja) * 2005-06-07 2006-12-21 Renesas Technology Corp 半導体装置の製造方法
WO2007099922A1 (ja) * 2006-02-28 2007-09-07 Tokyo Electron Limited プラズマ酸化処理方法および半導体装置の製造方法
JP2008066339A (ja) * 2006-09-04 2008-03-21 Seiko Epson Corp 半導体装置の製造装置
EP1918965A1 (en) * 2006-11-02 2008-05-07 Dow Corning Corporation Method and apparatus for forming a film by deposition from a plasma
US7645709B2 (en) 2007-07-30 2010-01-12 Applied Materials, Inc. Methods for low temperature oxidation of a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050120965A (ko) * 2004-06-21 2005-12-26 주식회사 하이닉스반도체 플라즈마손상을 줄인 고밀도플라즈마산화막의 증착 방법및 그를 이용한 반도체소자의 갭필 방법
CN1750238A (zh) * 2004-09-17 2006-03-22 东部亚南半导体株式会社 半导体器件及其制造方法
CN1779912A (zh) * 2004-10-26 2006-05-31 河东田隆 基片上形成的金属氧化物及其制造方法
CN101005022A (zh) * 2006-01-20 2007-07-25 三星电子株式会社 形成半导体设备的绝缘层的方法

Also Published As

Publication number Publication date
CN102301459A (zh) 2011-12-28
WO2010088348A3 (en) 2010-11-25
JP2016028411A (ja) 2016-02-25
JP2012516577A (ja) 2012-07-19
JP6141356B2 (ja) 2017-06-07
WO2010088348A2 (en) 2010-08-05
US20100216317A1 (en) 2010-08-26
US8435906B2 (en) 2013-05-07

Similar Documents

Publication Publication Date Title
TWI553734B (zh) 用於半導體元件之低溫氧化的方法
US7947561B2 (en) Methods for oxidation of a semiconductor device
US9431237B2 (en) Post treatment methods for oxide layers on semiconductor devices
US8043981B2 (en) Dual frequency low temperature oxidation of a semiconductor device
CN102301459B (zh) 用于在半导体装置上形成共形氧化层的方法
US7759598B2 (en) Substrate treating method and production method for semiconductor device
US8138103B2 (en) Plasma CVD method, method for forming silicon nitride film and method for manufacturing semiconductor device
US11081340B2 (en) Argon addition to remote plasma oxidation
SG176700A1 (en) Methods of forming oxide layers on substrates
US11823901B2 (en) System and method for radical and thermal processing of substrates
US20220351969A1 (en) Methods and apparatus for curing dielectric material
TWI442474B (zh) 用於在半導體裝置上形成共形氧化層的方法
JP7565444B2 (ja) アモルファスシリコン及び酸化による薄い酸化物層の成長
US9355820B2 (en) Methods for removing carbon containing films

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20141105

Termination date: 20220128

CF01 Termination of patent right due to non-payment of annual fee