CN102292801B - 场效应晶体管及其制造方法 - Google Patents
场效应晶体管及其制造方法 Download PDFInfo
- Publication number
- CN102292801B CN102292801B CN201080005230.7A CN201080005230A CN102292801B CN 102292801 B CN102292801 B CN 102292801B CN 201080005230 A CN201080005230 A CN 201080005230A CN 102292801 B CN102292801 B CN 102292801B
- Authority
- CN
- China
- Prior art keywords
- zone
- semiconductor layer
- effect transistor
- layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/343—Gate regions of field-effect devices having PN junction gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
- H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种场效应晶体管,具备在衬底上形成的第1半导体层(103、104)与第2半导体层(105),第1半导体层具有含有非导电型杂质的作为元件分离区域而设置的含有区域、与不含有该非导电型杂质的非含有区域,所述第1半导体层是含有区域和所述非含有区域的界面中包含所述栅极电极下方的界面部分在内的该界面部分附近的区域,并且是比该界面部分靠近所述含有区域侧的区域,所述第2半导体层包含位于第1区域紧上方的第2区域,第2区域的所述非导电型杂质的浓度比所述第1区域的所述非导电型杂质的浓度低。
Description
技术领域
本发明涉及例如可适用于在民用设备的电源电路等中使用的功率晶体管的、使用了氮化物半导体的场效应晶体管及其制造方法。
背景技术
以氮化镓(GaN)为代表的III族氮化物半导体,是例如氮化镓(GaN)和氮化铝(AlN)的禁带宽度在室温下分别是较大的3.4eV和6.2eV的宽带隙(wide gap)半导体,具有绝缘击穿电场大且电子饱和速度比砷化镓(GaAs)、硅(Si)等大的特征。因此,作为高频电子器件或高输出电子器件,采用GaN系的化合物半导体材料的场效应晶体管(Field EffectTransistor:FET)的研究开发正在盛行。
GaN等氮化物半导体材料,由于可得到与AlN或氮化铟(InN)等的各种混晶,因此可以与现有的GaAs等砷系半导体材料同样地形成异质结。在氮化物半导体的异质结、例如AlGaN/GaN异质结构中,具有如下特征,即:在其界面处通过自发极化和压电极化产生的高浓度的载流子在没有掺杂杂质的状态下也可产生。因此,若通过氮化物半导体来制作FET,则容易成为耗尽(depression)型(常导通(normally on)型),难以成为增强(enhancement)型(常截止(normally off)型)。但是,在当前的功率电子器件(power electronics)领域中使用的器件几乎都是常截止型,在GaN系的氮化物半导体器件中也强烈要求常截止型。
对于常截止型的晶体管,报告了如下技术:形成仅在栅极电极的下侧部分将AlGaN/GaN结构中的AlGaN层薄膜化的所谓的凹陷(recess)结构、使二维电子气(2DEG)浓度减少而使阈值电压偏移到正值的结构,及在主面的面方位为{10-12}面的蓝宝石衬底的主面上生长面方位为{11-20}面的GaN层、并使相对蓝宝石衬底的主面垂直的方向上不产生极化电场、从而实现常截止型等的方法。这里,对面方位的密勒指数添加的负符号方便地表示接着该负符号的一指数的反转。
作为有望实现常截止型FET的结构,提出了在栅极电极形成部形成了p型AlGaN层的结型场效应晶体管(Junction Field Effect Transistor:JFET)。
图10A是表示现有技术(例如专利文献1)中的常截止型的由氮化物半导体构成的场效应晶体管的截面图。图10A是栅极电极、源极电极、漏极电极的排列方向的截面图。
该场效应晶体管在蓝宝石衬底501上依次形成AlN缓冲层502、非掺杂GaN层503、非掺杂AlGaN层504、p型GaN层505、高浓度p型GaN层506,栅极电极511与高浓度p型GaN层506欧姆接触。在非掺杂AlGaN层504之上设置源极电极509和漏极电极510。元件分离区域507为了分离场效应晶体管和外侧的其他电路而设置在场效应晶体管的周边部(周围)。
图11A是该场效应晶体管的栅极区域的纵截面中的能带图,图11B是在栅极区域和源极区域之间的纵截面的能带图。
如图11A、图11B所示,在非掺杂AlGaN层504和非掺杂GaN层503的异质界面(hetero interface),虽然是非掺杂层彼此的结,但是由于自发极化和压电极化所生成的电荷,而在导带形成沟。另一方面,如图11B所示,在栅极区域以外的元件区域,由于p型GaN层505没有连接到非掺杂AlGaN层504上,所以该导带的沟位于比费米能级低的位置,即使在不施加栅极电压的状态下也可形成二维电子气。但是,在栅极区域,如图11A所示,通过使p型GaN层505与非掺杂AlGaN层504相连接,非掺杂AlGaN层504和非掺杂GaN层503的能级(energy level)升高,非掺杂AlGaN层504和非掺杂GaN层503的异质界面处的导带的沟位于与费米能级大致相同的位置。结果,在没有向栅极电极施加偏压(bias)的状态下,在栅极区域不会形成二维电子气,而变为常截止状态。
这样,在JFET结构中,通过将p型AlGaN层与由AlGaN构成的阻挡层(barrier layer)连接,提高了AlGaN层的势能。由此,可减小在形成了p型AlGaN层的栅极电极形成部的紧下方所形成的二维电子气的浓度,所以JFET可以进行常截止动作。另外,在栅极电极形成部,使用与作为金属和半导体之间的接触的肖特基结相比内建电场(built-in potential)大的pN结,所以可以增大栅极的开启电压。
这里,AlGaN表示AlxGal-xN(其中,0<x<1),InGaN表示InyGal-yN(0<y<1),InAlGaN表示InyAlxGal-x-yN(0<x<1、0<y<1、0<x+y<1)。该标记在下面也相同。
【现有技术文献】
【专利文献】
【专利文献1】日本特开2006-339561号公报
发明概要
发明要解决的技术问题
但是,所述现有的由氮化物半导体构成的JFET具有在晶体管截止状态下的漏电流大、关态击穿电压(才フ耐压)低的问题。
图10B是发明人们制作的本发明的参考例的截面图。
图10B是与栅极电极、源极电极、漏极电极的排列方向垂直的方向上的截面图。其中,图10B中,表示了仅栅极电极下部的仅右半部分。
若使用图10B来具体说明,则在非掺杂AlGaN层504和非掺杂GaN层503之间的异质界面的端部中,栅极下部的异质界面端部发生漏电流。即,在栅极下的元件分离区域507和异质界面端部相接的部分发生漏电流。该栅极下的漏电流的路径,经异质界面形成源极电极和漏极电极间的泄漏路径。
关于漏电流产生的理由,认为是因为在栅极下的元件分离区域507和异质界面端部相接的部分,晶体管截止时的带隙能量为图11A和图11B的中间状态(因没有耗尽而存在电子的状态)。即,这是因为在栅极下的异质界面端部,p型GaN层505不能充分升高非掺杂AlGaN层504和非掺杂GaN层503的能级,不能完全耗尽二维电子气。
此外,在将场效应晶体管用作功率晶体管的情况下,因该漏电流引起的发热较大,结果,使关态击穿电压降低。
发明内容
本发明鉴于上述现有技术的问题,其所要解决的技术问题是提供一种场效应晶体管,该场效应晶体管是由氮化物半导体构成的常截止型的半导体装置,抑制在截止状态下的漏电流,且使关态击穿电压提高。
解决技术问题所采用的手段
为了解决上述问题,本发明的场效应晶体管具备:衬底;第1半导体层,由层积在所述衬底上的多个半导体层构成,且含有沟道;形成于所述第1半导体层的源极电极和漏极电极;栅极电极;以及第2半导体层,形成在所述第1半导体层之上且栅极电极之下,导电型与所述沟道相反;所述第1半导体层具有含有非导电型杂质的含有区域与不含有该非导电型杂质的非含有区域;所述含有区域通过含有所述非导电型杂质而与所述非含有区域相比被高电阻化;所述第1半导体层包含第1区域;所述第1区域是在所述含有区域和所述非含有区域的界面中、包含所述第2半导体层正下方的界面部分在内的该界面部分附近的区域,并且是比该界面部分靠近所述含有区域侧的区域;所述第2半导体层包含第2区域;所述第2区域是位于所述第1区域紧上方的区域;所述第2区域的所述非导电型杂质的浓度比所述第1区域的所述非导电型杂质的浓度低。
根据该结构,可以实现漏电流小且具有高关态击穿电压的常截止型的场效应晶体管。也就是说,第2区域为与沟道相反的导电型且非导电型杂质的浓度比第1区域低。即,第2区域具有导电型与沟道相反的特性。因此,在沟道由电子形成且第2半导体层是p型的情况下,与提高沟道的能级同样地,第2区域可以充分提高第2半导体层下的沟道端部(沟道与含有区域和非含有区域之间的界面接触的部分)处的沟道的能级。此外,在沟道由空穴形成且第2半导体层是n型半导体的情况下,与降低沟道的能级同样地,第2区域可以充分降低第2半导体层下的沟道端部处的沟道的能级。由此,可以抑制栅极电极下的沟道端部的漏电流的发生。此外,在将场效应晶体管用作功率晶体管的情况下,由于抑制了由该漏电流产生的发热,所以可以提高关态击穿电压。
另外,由于栅极电极下的第2半导体层为与沟道相反的导电型,所以在沟道由电子形成的情况下,提高了沟道的能级,而在沟道由空穴形成的情况下,降低了沟道的能级,从而使场效应晶体管不是常导通型,而是常截止型。
另外,上述的“在···之上形成”,不仅是直接在上方形成的情形,也可以是间接在上方(在间隔层、间隔膜之上)形成的情形。
这里,可以是,所述第1半导体层包括载流子移动层、载流子供给层,所述载流子移动层具有比所述载流子供给层小的带隙能量,所述沟道是二维载流子气层,该二维载流子气层是通过所述载流子移动层和载流子供给层之间的异质结以及向所述栅极电极施加的电压而产生的。
根据该结构,利用所述载流子移动层和所述载流子供给层之间的带隙能量差,在载流子移动层和载流子供给层的界面处产生作为沟道的高浓度的二维载流子气。通过该高浓度的二维载流子气,可实现场效应晶体管的大电流驱动,并可将场效应晶体管用作功率晶体管。
这里,可以是,所述沟道中的载流子是电子,所述第2半导体层由p型半导体形成。
根据该结构,通过使第2半导体层是导电型与沟道相反的p型,而可实现常截止型的场效应晶体管。
这里,可以是,在所述场效应晶体管截止的状态中,在所述界面部分终止的所述沟道的端部通过所述第2区域而被耗尽,且所述第2半导体层正下方的所述沟道的所述端部以外的部分通过所述第2半导体层而被耗尽。
根据该结构,对于第2区域而言,在沟道由电子形成的情况下,充分提高了第2半导体层下的沟道的端部(沟道与含有区域和非含有区域之间的界面接触的部分)处的沟道的能级,在沟道由空穴形成的情况下,充分降低了所述端部的能级。由此,栅极下的沟道的端部也被耗尽。
这里,可以是,所述第2区域中的p型载流子浓度是1×1015cm-3以上。
根据该结构,可以使栅极下的沟道耗尽。
这里,可以是,所述场效应晶体管还具有形成在所述含有区域和第2半导体层的周边、且含有非导电型杂质的作为元件分离区域的第2含有区域。
根据该结构,可以进一步抑制漏电流。这是因为,可以通过第2含有区域截断漏电流的路径,该漏电流的路径是指,从栅极下的沟道的端部、经所述含有区域和非含有区域之间的界面、并进一步通过所述含有区域和第2半导体层之间的界面的路径。
这里,可以是,所述非导电型杂质是过渡金属离子。
这里,可以是,所述非导电型杂质是Fe离子和Ru离子中的至少一个。
这里,可以是,所述第1半导体层和第2半导体层包含氮化物半导体。
根据该结构,与现有的以Si、GaAs为材料的晶体管相比,可以更加提高关态击穿电压。
这里,所述含有区域可以构成为,包含(a)到(d)中的某一个来作为所述非导电型杂质。(a)是F离子、(b)是C离子、(c)是F离子和C离子、(d)是F离子和B离子。
这里,可以是,所述F离子、所述C离子和所述B离子中的至少一个的浓度分别是1×1018cm-3以上1×1022cm-3以下。
本发明的其他场效应晶体管具备:衬底;第1半导体层,由层积在所述衬底上的多个半导体层构成,且包含沟道;在所述第1半导体层形成的源极电极和漏极电极;栅极电极;以及在所述第1半导体层之上且栅极电极之下形成的第2半导体层;所述第2半导体层与所述第1半导体层中与该第2半导体层相接的层相比带隙小;所述第1半导体层具有含有非导电型杂质的含有区域与不含有该非导电型杂质的非含有区域;所述含有区域通过含有所述非导电型杂质而与所述非含有区域相比被高电阻化;所述第1半导体层包含第1区域;所述第1区域是所述含有区域和所述非含有区域的界面中、包含所述第2半导体层正下方的界面部分在内的该界面部分附近的区域,并且是比该界面部分靠近所述含有区域侧的区域;所述第2半导体层包含第2区域;所述第2区域是位于所述第1区域紧上方的区域;所述第2区域的所述非导电型杂质的浓度比所述第1区域的所述非导电型杂质的浓度低。
本发明的场效应晶体管的制造方法,包括以下工序:第1工序,在衬底上方,通过外延生长,依次形成第1半导体层和第2半导体层,该第1半导体层由多个半导体层构成且包含沟道,该第2半导体层与所述沟道导电型相反;第2工序,去除第2半导体层中与栅极不对应的部分;第3工序,向所述第1半导体层内的周围部分有选择地导入非导电型杂质;第4工序,在所述第1半导体层形成源极电极和漏极电极;以及第5工序,在所述第2半导体层之上形成栅极电极;在所述第3工序中,以使得所述第2半导体层的所述非导电型杂质的浓度比所述第1半导体层的所述非导电型杂质的浓度低的方式导入所述非导电型杂质。
根据该结构,可以制造可实现常截止型、漏电流小且具有高关态击穿电压的场效应晶体管的上述的场效应晶体管。
本发明的场效应晶体管的其他制造方法,包括以下工序:第1工序,在衬底上方,通过外延生长,依次形成第1半导体层和第2半导体层,该第1半导体层由多个半导体层构成且包含沟道,该第2半导体层与所述第1半导体层中与该第2半导体层相接的层相比带隙小;第2工序,去除第2半导体层中与栅极不对应的部分;第3工序,向所述第1半导体层内的周围部分有选择地导入非导电型杂质;第4工序,在所述第1半导体层形成源极电极和漏极电极;以及第5工序,在所述第2半导体层之上形成栅极电极;在所述第3工序中,以使得所述第2半导体层的所述非导电型杂质的浓度比所述第1半导体层的所述非导电型杂质的浓度低的方式导入所述非导电型杂质。
本发明的场效应晶体管的又一制造方法,包括以下工序:第1工序,在衬底上方,通过外延生长,形成由多个半导体层构成且包含沟道的第1半导体层;第2工序,向所述第1半导体层的周边区域导入非导电型杂质;第3工序,在与栅极对应的部分有选择地形成导电型与所述沟道相反的第2半导体层;第4工序,在所述第1半导体层形成源极电极和漏极电极;以及第5工序,在所述第2半导体层之上形成栅极电极。
根据该结构,可以更可靠地减少漏电流。这是因为,由于在向第1半导体层导入非导电型杂质后形成第2半导体层,所以因所述第2区域不含有非导电型杂质(即更多含有p型杂质),所以可以更可靠地使栅极下的沟道的端部耗尽。
本发明的场效应晶体管的又一制造方法,包括以下工序:在衬底上方,通过外延生长,形成由多个半导体层构成且包含沟道的第1半导体层;第2工序,向所述第1半导体层的周边区域导入非导电型杂质;第3工序,在与栅极对应的部分有选择地形成与所述第1半导体层的表面的层相比带隙小的第2半导体层;第4工序,在所述第1半导体层形成源极电极和漏极电极;以及第5工序,在所述第2半导体层之上形成栅极电极。
发明效果
根据本发明,可以实现漏电流小且具有高关态击穿电压的常截止型的场效应晶体管。此外,可以进行场效应晶体管的大电流驱动,并可以将场效应晶体管用作功率晶体管。进一步,可以截断经过所述含有区域和第2半导体层之间的界面的漏电流的路径。
附图说明
图1是与本发明的第1实施方式有关的场效应晶体管的截面图;
图2是与实施方式有关的场效应晶体管的平面图;
图3A是与实施方式有关的场效应晶体管的截面图;
图3B是与实施方式有关的场效应晶体管的截面图;
图4是表示与实施方式有关的场效应晶体管的电流电压特性的图;
图5A是表示与实施方式有关的场效应晶体管的制造方法A的一个工序的图;
图5B是表示与实施方式有关的场效应晶体管的制造方法A的一个工序的图;
图5C是表示与实施方式有关的场效应晶体管的制造方法A的一个工序的图;
图5D是表示与实施方式有关的场效应晶体管的制造方法A的一个工序的图;
图5E是表示与实施方式有关的场效应晶体管的制造方法A的一个工序的图;
图5F是表示与实施方式有关的场效应晶体管的制造方法A的一个工序的图;
图6A是表示与实施方式有关的场效应晶体管的制造方法B的一个工序的图;
图6B是表示与实施方式有关的场效应晶体管的制造方法B的一个工序的图;
图6C是表示与实施方式有关的场效应晶体管的制造方法B的一个工序的图;
图6D是表示与实施方式有关的场效应晶体管的制造方法B的一个工序的图;
图6E是表示与实施方式有关的场效应晶体管的制造方法B的一个工序的图;
图6F是表示与实施方式有关的场效应晶体管的制造方法B的一个工序的图;
图7是与实施方式的变形例有关的场效应晶体管的截面图;
图8A是表示与实施方式的变形例有关的场效应晶体管的制造方法C的一个工序的图;
图8B是表示与实施方式的变形例有关的场效应晶体管的制造方法C的一个工序的图;
图8C是表示与实施方式的变形例有关的场效应晶体管的制造方法C的一个工序的图;
图8D是表示与实施方式的变形例有关的场效应晶体管的制造方法C的一个工序的图;
图8E是表示与实施方式的变形例有关的场效应晶体管的制造方法C的一个工序的图;
图8F是表示与实施方式的变形例有关的场效应晶体管的制造方法C的一个工序的图;
图8G是表示与实施方式的变形例有关的场效应晶体管的制造方法C的一个工序的图;
图8H是表示与实施方式的变形例有关的场效应晶体管的制造方法C的一个工序的图;
图9A是表示与实施方式的变形例有关的场效应晶体管的制造方法D的一个工序的图;
图9B是表示与实施方式的变形例有关的场效应晶体管的制造方法D的一个工序的图;
图9C是表示与实施方式的变形例有关的场效应晶体管的制造方法D的一个工序的图;
图9D是表示与实施方式的变形例有关的场效应晶体管的制造方法D的一个工序的图;
图9E是表示与实施方式的变形例有关的场效应晶体管的制造方法D的一个工序的图;
图9F是表示与实施方式的变形例有关的场效应晶体管的制造方法D的一个工序的图;
图9G是表示与实施方式的变形例有关的场效应晶体管的制造方法D的一个工序的图;
图9H是表示与实施方式的变形例有关的场效应晶体管的制造方法D的一个工序的图;
图10A是现有技术的场效应晶体管的截面图;
图10B是本发明的参考例的场效应晶体管的截面图;
图11A是现有技术的栅极区域的截面中的能带图;
图11B是现有技术的栅极区域的截面中的能带图。
具体实施方式
(第1实施方式)
参考附图来说明本发明的第1实施方式。
图1表示与本发明的第1实施方式有关的场效应晶体管的截面图的结构。如图1所示,与第1实施方式有关的场效应晶体管,在主面的面方位为(0001)面的由蓝宝石构成的蓝宝石衬底101的主面上,依次通过外延生长形成由膜厚为100nm的氮化铝(AlN)构成的缓冲层102、膜厚为2μm的非掺杂的氮化镓(GaN)层103、膜厚为25nm的非掺杂的氮化铝镓(AlGaN)层104和膜厚为50nm的p型AlGaN层105。这里,各AlGaN层104、105的Al组分都为20%。其中,可以将AlxGal-xN(其中,0≤x≤1)用于非掺杂GaN层103,将AlyGal-yN(其中,0<y≤1)用于非掺杂AlGaN层104,将AlzGal-zN(其中,0≤z≤1)用于p型AlGaN层105。这里,所谓“非掺杂”是指没有有意导入杂质。
将由镍(Ni)构成的栅极电极106形成为与p型AlGaN层105欧姆接触。另外,在栅极电极106的两侧,以与非掺杂AlGaN层104接触的方式分别形成由钛(Ti)/铝(Al)构成的源极电极107和漏极电极108。
在除栅极电极106、源极电极107和漏极电极108之外的非掺杂AlGaN层104和p型AlGaN层105的上表面和壁面处,形成由氮化硅(SiN)构成的SiN膜109以作为保护膜。
相对于栅极电极106、源极电极107和漏极电极108在外侧的区域进行离子注入以使得作为非导电型杂质的例如氩(Ar)离子等到达非掺杂GaN层103的上部,而形成高电阻化(即绝缘体化或非导电化)的离子注入区域110,即形成非导电型杂质的含有区域。所谓该高电阻化是指,比作为沟道层的二维电子气层电阻高。这里,非掺杂GaN层103和非掺杂AlGaN层104中,没有离子注入而没有被高电阻化的区域为非导电型杂质的非含有区域。此外,注入的离子优选是铁(Fe)离子、钌(Ru)离子等过渡金属离子。并且,含有区域中的非导电型杂质浓度优选为1×1016cm-3以上。
这里,p型AlGaN层105的载流子浓度只要是能使p型AlGaN层105下的沟道耗尽的程度即可,优选1×1015cm-3以上。此外,为了抑制向p型AlGaN层105的耗尽层的扩大,该p型AlGaN层105的载流子浓度优选为1×1018cm-3以上。
图2是与本发明的第1实施方式有关的场效应晶体管的平面图。另外,图1所示的本实施方式的场效应晶体管的截面图是图2的本实施方式的场效应晶体管的平面图中记载的点线A的截面图。通过离子注入形成的离子注入区域110仅在非掺杂GaN层103和非掺杂AlGaN层104形成,对于p型AlGaN层105不进行离子注入故不形成离子注入区域。
图3A、图3B是与本发明的第1实施方式有关的场效应晶体管的截面图。图3B中明确示出了与漏电流的抑制相关的区域。另外,图3A、图3B是图2的本实施方式的场效应晶体管的平面图所记载的点线B的截面中、仅栅极电极106下部的仅右半部分的截面图。
如图3B这样,非掺杂AlGaN层104和非掺杂GaN层103构成包含沟道的第1半导体层。这里,沟道是指由非掺杂AlGaN层104和非掺杂GaN层103之间的异质结而产生的二维电子气。
第1半导体层具有:作为元件分离区域而设置的含有非导电型杂质的含有区域(离子注入区域110),和作为除此之外的区域的非含有区域。非含有区域是不含有该非导电型杂质的区域。含有区域(离子注入区域110)如图2所示形成在场效应晶体管的周边部。
第1半导体层包含第1区域。该第1区域如图2和图3B的虚线所示,是含有区域(离子注入区域110)和非含有区域的界面中、包含所述第2半导体层正下方的界面部分在内的该界面部分附近的区域,并且是比该界面部分靠近含有区域侧的区域。
第2半导体层包含第2区域。该第2区域如图3B的虚线所示,是位于第1区域紧上方的第2半导体层的区域。第2区域的非导电型杂质的浓度比第1区域的非导电型杂质的浓度低。或者第2区域不含有非导电型杂质。
所谓第2区域不包含非导电型杂质、或第2区域的非导电型杂质的浓度比第1区域低,若简单来说,是指通过仅向非掺杂GaN层103、非掺杂AlGaN层104的一部分进行离子注入而形成离子注入区域110,但没有向p型AlGaN层105进行离子注入。
本实施方式的晶体管中,由于没有向位于离子注入区域110与非掺杂GaN层103和非掺杂AlGaN层104的界面紧上方的p型AlGaN层105注入离子,所以通过非掺杂GaN层103和非掺杂AlGaN层104与p型AlGaN层105的连接所产生的内建电场,离子注入区域110与非掺杂GaN层103和非掺杂AlGaN层104的界面的势能(energy potential)升高,因而可抑制界面处的二维电子气的残留,可减少漏电流。
换而言之,第2区域为与沟道相反的导电型,且非导电型杂质浓度比第1区域低(包含浓度0)。即,第2区域具有导电型与沟道(二维电子气)相反的特性。由此,第2半导体层提高了沟道的能级。即,将图11B的带隙能量提高到图11A。与此相同,第2区域充分提高了栅极电极下的沟道的端部(沟道与含有区域和非含有区域之间的界面接触的部分)处的沟道的能级。由此,使场效应晶体管截止时的沟道的该端部耗尽,所以可以抑制栅极电极下的沟道端部的漏电流的发生。结果,在将场效应晶体管用作功率晶体管的情况下,由于抑制了由该漏电流引起的发热,所以可以提高关态击穿电压。
此外,栅极电极下的第2半导体层为与沟道相反的导电型,所以提高了沟道的能级,故使栅极电极下的沟道耗尽。由此,使场效应晶体管不是常导通型,而是常截止型。
另外,为了抑制离子注入区域110与非掺杂GaN层103和非掺杂AlGaN层104的界面处的二维电子气的残留,在包含界面的界面附近的区域,且离子注入区域110侧的区域的紧上方,不向p型AlGaN层105注入离子即可。这里所说的附近,只要有在离子注入时离子进行扩散的范围的波动部分、即离子注入区域110与非掺杂GaN层103和非掺杂AlGaN层104的界面(非导电型杂质的含有区域和非含有区域的界面)的波动部分即可,距界面为50nm以上即可。若有500nm以上,则更有效,若是1μm以上,则可进一步有效抑制二维电子气的残留。
图4表示如上这样形成的场效应晶体管的电流电压(I-V)特性。图4表示将漏极电压Vds设为10V的情况下的栅极电压Vgs和漏极电流Ids之间的关系。虚线表示向第2区域注入了非导电型杂质的情况下的特性,实线表示没有向第2区域注入非导电型杂质的情况下的特性。可以看出与前者的情形相比,后者的情况下更降低了截止状态下的漏电流。
图5A~图5F是表示与本实施方式有关的晶体管的制造方法A的工序的截面图。
首先,如图5A所示,在蓝宝石衬底101的(0001)面上通过有机金属气相生长法(Metal Organic Chemical Vapor Deposition:MOCVD),依次形成厚度为100nm的AlN缓冲层102、厚度为2μm的非掺杂GaN层103、厚度为25nm的非掺杂AlGaN层104、厚度为100nm的p型AlGaN层105。接着,如图5B所示,例如通过ICP(Inductive-Coupled Plasma)蚀刻等的干蚀,有选择地去除p型AlGaN层105中栅极区域以外的部分。进一步,如图5C(相当于图2中的B-B截面)和图5D(相当于图2中的A-A截面)所示,在通过光致抗蚀剂等覆盖的状态下,离子注入例如Ar等而形成离子注入区域,使非掺杂AlGaN层104、非掺杂GaN层103的一部分高电阻化。此时,存在向非掺杂GaN层103、非掺杂AlGaN层104注入的离子,以使p型AlGaN层105的杂质浓度比非掺杂GaN层103、非掺杂AlGaN层104的杂质浓度低的方式,控制离子注入时的加速能和用量(dose)。之后,如图5E所示,在p型AlGaN层105上形成Ni栅极电极106、在非掺杂AlGaN层104上形成Ti/Al源极电极107和Ti/Al漏极电极108。然后,如图5F所示,通过例如等离子CVD等来堆积SiN保护膜。
图6A~图6F是表示与本实施方式有关的晶体管的制造方法B的工序的截面图。
首先,如图6A所示,在蓝宝石衬底101的(0001)面上通过有机金属气相生长法(Metal Organic Chemical Vapor Deposition:MOCVD),依次形成厚度为100nm的AlN缓冲层102、厚度为2μm的非掺杂GaN层103和厚度为25nm的非掺杂AlGaN层104。接着,如图6B所示,在通过光致抗蚀剂等覆盖的状态下,离子注入例如Ar等而形成离子注入区域,使非掺杂AlGaN层104、非掺杂GaN层103的一部分高电阻化。此外,注入的离子优选是铁(Fe)离子、钌(Ru)离子等过渡金属离子。如图6C(相当于图2中的B-B截面)和图6D(相当于图2中的A-A截面)所示,在有选择地形成厚度为100nm的p型AlGaN层105后,如图6E所示,在p型AlGaN层105上形成Ni栅极电极106、在非掺杂AlGaN层104上形成Ti/Al源极电极107和Ti/Al漏极电极108。然后,如图6F所示,通过例如等离子CVD等堆积SiN保护膜。根据该制造方法B,可以更可靠地减少漏电流。这是因为,在向第1半导体层(非掺杂AlGaN层104、非掺杂GaN层103)的一部分导入非导电型杂质后形成第2半导体层(p型AlGaN层105),因此第2区域不包含非导电型杂质(即更多含有p型杂质),所以可以更可靠地使栅极下的沟道的端部耗尽。
接着,参考附图来说明本发明的第1实施方式的场效应晶体管的变形例。
图7表示与本发明的第1实施方式的场效应晶体管的变形例有关的场效应晶体管的截面图结构。如图7所示,与第1实施方式有关的场效应晶体管,其与图3A和图3B所示的与第1实施方式有关的场效应晶体管的不同点仅在于,在p型AlGaN层105中形成有离子注入区域(2)。即,该场效应晶体管与图3A和图3B相比,不同点在于,从上方观察而追加了包围含有区域(离子注入区域110)和第2半导体层(p型AlGaN层105)的周边部分的、含有非导电型杂质的作为元件分离区域的第2含有区域(离子注入区域(2)111)。
如图7这样,离子注入区域(2)111和没有注入离子的p型AlGaN层105的界面形成为,与没有注入离子的非掺杂AlGaN层104和离子注入区域110之间的界面相比位于靠近场效应晶体管的外侧。
本实施方式的晶体管中,通过在p型AlGaN层105中形成离子注入区域(2)111,可减少经p型AlGaN层105的漏电流,从而可进一步减少漏电流。这是因为,可以通过第2含有区域(离子注入区域(2)111)截断漏电流路径,该漏电流路径是如下路径:从栅极下的沟道的端部,经含有区域(离子注入区域110)和非含有区域(没有注入离子的非掺杂AlGaN层104和非掺杂GaN层103)之间的界面,进一步通过含有区域和第2半导体层(p型AlGaN层105)之间的界面的路径。这里所说的漏电流的路径可能因制造工序的偏差而形成,但是通过具备第2含有区域而可忽略制造工序的偏差或可以扩大偏差的容许范围。
接着,说明与本实施方式的变形例有关的场效应晶体管的制造方法的一例C。图8A~图8H是表示与本实施方式有关的半导体装置的制造方法C的截面图。
首先,如图8A所示,在蓝宝石衬底101的(0001)面上通过有机金属气相生长法(Metal Organic Chemical Vapor Deposition:MOCVD),依次形成厚度为100nm的AlN缓冲层102、厚度为2μm的非掺杂GaN层103、厚度为25nm的非掺杂AlGaN层104和厚度为100nm的p型AlGaN层105。接着,如图8B所示,通过例如ICP(Inductive-Coupled Plasma)蚀刻等的干蚀,有选择地去除p型AlGaN层105中栅极区域之外的部分。进一步,如图8C和图8D所示那样,在通过光致抗蚀剂等覆盖的状态下,离子注入例如Ar等而形成离子注入区域,使非掺杂AlGaN层104、非掺杂GaN层103的一部分高电阻化。此时,存在向非掺杂GaN层103、非掺杂AlGaN层104注入的离子,以使p型AlGaN层105的杂质浓度比非掺杂GaN层103、非掺杂AlGaN层104的杂质浓度低的方式,控制离子注入时的加速能和用量。此外,注入的离子优选是过渡金属离子,最好是铁(Fe)离子、钌(Ru)离子等。之后,如图8E和图8F所示,在通过光致抗蚀剂等覆盖的状态下,向比离子注入区域110更靠外侧的区域离子注入例如Ar等而形成离子注入区域(2)111,使p型AlGaN层105、非掺杂AlGaN层104、非掺杂GaN层103的一部分高电阻化。如图8G所示,在p型AlGaN层105上形成Ni栅极电极106、在非掺杂AlGaN层104上形成Ti/Al源极电极107和Ti/Al漏极电极108。然后,如图8H所示,通过例如等离子CVD等来堆积SiN保护膜。
接着,说明与本实施方式的变形例有关的晶体管的制造方法的一例D。图9A~图9H是表示与本实施方式有关的半导体装置的制造方法D的截面图。
首先,如图9A所示,在蓝宝石衬底101的(0001)面上通过有机金属气相生长法(Metal Organic Chemical Vapor Deposition:MOCVD),依次形成厚度为100nm的AlN缓冲层102、厚度为2μm的非掺杂GaN层103和厚度为25nm的非掺杂AlGaN层104。接着,如图9B所示,在通过光致抗蚀剂等覆盖的状态下,离子注入例如Ar等而形成离子注入区域,使非掺杂AlGaN层104、非掺杂GaN层103的一部分高电阻化。此外,注入的离子优选是铁(Fe)离子、钌(Ru)离子等过渡金属离子。如图9C和图9D所示,在有选择地形成厚度为100nm的p型AlGaN层105后,如图9E和图9F所示,在通过光致抗蚀剂等覆盖的状态下,向比离子注入区域110靠外侧的区域离子注入例如Ar等而形成离子注入区域(2)111,使p型AlGaN层105、非掺杂AlGaN层104、非掺杂GaN层103的一部分高电阻化。如图9G所示,在p型AlGaN层105上形成Ni栅极电极106、在非掺杂AlGaN层104上形成Ti/Al源极电极107和Ti/Al漏极电极108。然后,如图9H所示,通过例如等离子CVD等来堆积SiN保护膜。根据该制造方法D,基于与上述的制造方法B相同的理由,可以更可靠地减少漏电流,并且可以通过由第2含有区域(离子注入区域(2)111)形成的截断来进一步减少漏电流。
另外,上述实施方式的场效应晶体管中,第2半导体层由p型AlGaN构成,且第1半导体层由i-AlGaN和i-GaN(i是非掺杂的含义)来构成,但是也可以是不同的氮化物系材料。例如,可以是第2半导体层由p型GaN构成,第1半导体层由i-AlGaN和i-InGaN构成。
此外,上述实施方式的场效应晶体管中可以使用砷化镓系材料。例如,可以是,第2半导体层由p型GaAs构成,第1半导体层由n型AlGaAs和i-GaAs构成,且代替蓝宝石衬底来使用半绝缘性GaAs衬底。
此外,上述实施方式的场效应晶体管中可以使用磷化铟系材料。例如,可以是,第2半导体层由p型InGaAs构成,第1半导体层由n型InAlAs和i-InGaAs构成,且代替蓝宝石衬底而使用半绝缘性InP衬底。该情况下,通过在半绝缘性InP衬底上外延生长第1半导体层和第2半导体层,而与GaAs衬底上相比可以使In的组分多,可以实现电子迁移率更大的场效应晶体管。
另外,含有区域(离子注入区域110)、第1区域和第2区域可以不形成在场效应晶体管周边的整周,只要形成在周边中的至少栅极电极下的部分即可。例如,图7中,含有区域(离子注入区域110)、第1区域和第2区域可以仅形成在栅极电极下的部分。
此外,也可将含有区域(离子注入区域110)形成在场效应晶体管周边的整周,将第1区域和第2区域形成在周边中的至少栅极电极下的部分。
另外,上述实施方式中的记载中,AlGaN表示AlxGal-xN(其中,0<x<1),InGaN表示InyGal-yN(0<y<1),InAlGaN表示InyAlxGal-x-yN(0<x<1、0<y<1、0<x+y<1)。这对于InGaAs和InAlAs也同样。
此外,上述实施方式中,场效应晶体管中,沟道为二维电子气,第2半导体层为p型,但是并不限于此,沟道也可以是二维空穴气,第2半导体层也可以为n型。
该情况下,在蓝宝石衬底上依次形成AlN缓冲层、非掺杂AlGaN层、非掺杂GaN层、n型AlGaN层,并以与非掺杂GaN层相接的方式而形成Ni源极电极和Ni漏极电极,且在n型AlGaN层形成由Ti/Al构成的欧姆电极。由此,在非掺杂AlGaN层和非掺杂GaN层的界面处产生二维空穴气,且通过n型AlGaN的连接,降低了n型AlGaN紧下方的非掺杂AlGaN层、非掺杂GaN层的能级,使二维空穴气耗尽,从而可实现常截止动作。另外,通过与上述实施方式同样地进行离子注入,可减少漏电流。
此外,上述实施方式中,第2半导体层为与沟道相反的导电型,但这是使第2半导体层下的沟道耗尽的手段之一,并不限于此。例如,用带隙比第1半导体层中与第2半导体层相接的层小的材料形成第2半导体层,也可同样使第2半导体层下的沟道耗尽。
例如、在蓝宝石衬底上依次形成AlN缓冲层、AlN缓冲层、非掺杂GaN层、非掺杂AlGaN层、非掺杂InGaN层,且以与非掺杂AlGaN相接的方式形成Ti/Al源极电极和Ti/Al漏极电极,以与非掺杂InGaN层相接的方式形成Ni栅极电极。由此,通过非掺杂InGaN层和非掺杂AlGaN层的连接而产生的压电电场提高了非掺杂InGaN紧下方的非掺杂GaN层、非掺杂AlGaN层的能级,二维电子气耗尽,从而可实现常截止动作。另外,通过与上述实施方式同样地进行离子注入,可减少漏电流。
上述实施方式中,表示了源极电极107和漏极电极108分别形成在第1半导体层(非掺杂AlGaN层104)上的例子,但是源极电极107和漏极电极108可以分别是凹陷结构。即,两电极可以分别嵌入凹陷中,该凹陷从半导体装置的表面贯通第1半导体层(非掺杂AlGaN层104)和二维电子气层、并进一步到达非掺杂GaN层103的内部。
所有实施例中,注入到离子注入区域110和离子注入区域(2)111的离子优选是C离子、F离子,进一步地,F离子和C离子同时共存、F离子和B离子共存则更好。
晶体管的制造工艺中存在将晶片置于高温中的情况,存在通过在此时的热度下进行离子注入而导致高电阻化后的区域的电阻降低的问题。通过F离子和C离子同时共存、或F离子和B离子共存,可以提高对热的耐性,减少离子注入区域的电阻值的降低。另外,F离子、C离子、B离子的浓度可以分别为1×1018cm-3以上,而在从1×1019cm-3到1×1022cm-3以下的范围则更好。
产业上的可用性
本发明的晶体管及其制造方法可以实现为常截止型且具有高关态击穿电压的由氮化物半导体构成的半导体装置,在可适用于例如民用设备的电源电路等中使用的功率晶体管的使用了氮化物半导体的半导体装置及其制造方法等中有用。
附图标记说明
101 蓝宝石衬底
102 AlN层
103 非掺杂GaN层
104 非掺杂AlGaN层
105 p型AlGaN层
106 Ni栅极电极
107 Ti/Al源极电极
108 Ti/Al漏极电极
109 SiN膜
110 离子注入区域
111 离子注入区域(2)
Claims (18)
1.一种场效应晶体管,其特征在于:
具备:
衬底;
第1半导体层,由层积在所述衬底上的多个半导体层构成,且含有沟道;
源极电极和漏极电极,形成于所述第1半导体层;
栅极电极;以及
第2半导体层,形成在所述第1半导体层之上且栅极电极之下,且导电型与所述沟道的导电型相反,
所述第1半导体层具有含有非导电型杂质的含有区域与不含有该非导电型杂质的非含有区域;
所述含有区域通过含有所述非导电型杂质而与所述非含有区域相比被高电阻化;
所述第1半导体层包含第1区域;
所述第1区域是所述含有区域和所述非含有区域的界面中、包含所述第2半导体层正下方的界面部分在内的该界面部分附近的区域,并且是比该界面部分靠近所述含有区域侧的区域;
所述第2半导体层包含第2区域;
所述第2区域是位于所述第1区域紧上方的区域;
所述第2区域的所述非导电型杂质的浓度比所述第1区域的所述非导电型杂质的浓度低。
2.根据权利要求1所述的场效应晶体管,其特征在于:
所述第1半导体层包括载流子移动层、载流子供给层;
所述载流子移动层具有比所述载流子供给层小的带隙能量;
所述沟道是二维载流子气层,该二维载流子气层是通过所述载流子移动层和载流子供给层之间的异质结以及向所述栅极电极施加的电压而产生的。
3.根据权利要求1所述的场效应晶体管,其特征在于:
所述沟道中的载流子是电子;
所述第2半导体层由p型半导体形成。
4.根据权利要求1所述的场效应晶体管,其特征在于:
在所述场效应晶体管截止的状态下,在所述界面部分终止的所述沟道的端部通过所述第2区域而被耗尽,且所述第2半导体层正下方的所述沟道的所述端部之外的部分通过所述第2半导体层而被耗尽。
5.根据权利要求3所述的场效应晶体管,其特征在于:
所述第2区域中的p型载流子浓度是1×1015cm-3以上。
6.根据权利要求1所述的场效应晶体管,其特征在于:
所述场效应晶体管还具有形成在所述含有区域和第2半导体层的周边、且含有非导电型杂质的作为元件分离区域的第2含有区域。
7.根据权利要求1所述的场效应晶体管,其特征在于:
所述非导电型杂质是过渡金属离子。
8.根据权利要求7所述的场效应晶体管,其特征在于:
所述非导电型杂质是Fe离子和Ru离子中的至少一种。
9.根据权利要求1所述的场效应晶体管,其特征在于:
所述第1半导体层和第2半导体层包含氮化物半导体。
10.根据权利要求1所述的场效应晶体管,其特征在于:
所述含有区域含有F离子来作为所述非导电型杂质。
11.根据权利要求1所述的场效应晶体管,其特征在于:
所述含有区域含有C离子来作为所述非导电型杂质。
12.根据权利要求1所述的场效应晶体管,其特征在于:
所述含有区域的所述非导电型杂质包含F离子和C离子。
13.根据权利要求1所述的场效应晶体管,其特征在于:
所述含有区域含有F离子和B离子来作为所述非导电型杂质。
14.根据权利要求10所述的场效应晶体管,其特征在于:
所述F离子的浓度是1×1018cm-3以上1×1022cm-3以下。
15.根据权利要求11所述的场效应晶体管,其特征在于:
所述C离子的浓度是1×1018cm-3以上1×1022cm-3以下。
16.根据权利要求12所述的场效应晶体管,其特征在于:
所述F离子和所述C离子中的至少一个的浓度分别是1×1018cm-3以上1×1022cm-3以下。
17.根据权利要求13所述的场效应晶体管,其特征在于:
所述F离子和所述B离子中的至少一个的浓度分别是1×1018cm-3以上1×1022cm-3以下。
18.一种场效应晶体管,其特征在于:
具备:
衬底;
第1半导体层,由层积在所述衬底上的多个半导体层构成,且含有沟道;
源极电极和漏极电极,形成于所述第1半导体层;
栅极电极;以及
第2半导体层,形成在所述第1半导体层之上且栅极电极之下,
所述第2半导体层与所述第1半导体层中与该第2半导体层相接的层相比带隙小;
所述第1半导体层具有含有非导电型杂质的含有区域与不含有该非导电型杂质的非含有区域;
所述含有区域通过含有所述非导电型杂质而与所述非含有区域相比被高电阻化;
所述第1半导体层包含第1区域;
所述第1区域是所述含有区域和所述非含有区域的界面中、包含所述第2半导体层正下方的界面部分在内的该界面部分附近的区域,并且是比该界面部分靠近所述含有区域侧的区域;
所述第2半导体层包含第2区域;
所述第2区域是位于所述第1区域紧上方的区域;
所述第2区域的所述非导电型杂质的浓度比所述第1区域的所述非导电型杂质的浓度低。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009-012228 | 2009-01-22 | ||
JP2009012228 | 2009-01-22 | ||
PCT/JP2010/000232 WO2010084727A1 (ja) | 2009-01-22 | 2010-01-18 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102292801A CN102292801A (zh) | 2011-12-21 |
CN102292801B true CN102292801B (zh) | 2013-11-06 |
Family
ID=42355785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201080005230.7A Active CN102292801B (zh) | 2009-01-22 | 2010-01-18 | 场效应晶体管及其制造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8569797B2 (zh) |
JP (1) | JP5469098B2 (zh) |
CN (1) | CN102292801B (zh) |
WO (1) | WO2010084727A1 (zh) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5620767B2 (ja) * | 2010-09-17 | 2014-11-05 | パナソニック株式会社 | 半導体装置 |
JP2012074544A (ja) * | 2010-09-29 | 2012-04-12 | Ngk Insulators Ltd | 半導体素子および半導体素子の作製方法 |
JP5424128B2 (ja) * | 2010-11-09 | 2014-02-26 | 次世代パワーデバイス技術研究組合 | 保護素子およびそれを備えた半導体装置 |
KR20130004760A (ko) * | 2011-07-04 | 2013-01-14 | 삼성전자주식회사 | 파워소자 및 이의 제조방법 |
US8629013B2 (en) * | 2011-10-14 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Junction leakage reduction through implantation |
JP2013157407A (ja) * | 2012-01-27 | 2013-08-15 | Fujitsu Semiconductor Ltd | 化合物半導体装置及びその製造方法 |
JP5950643B2 (ja) * | 2012-03-19 | 2016-07-13 | トランスフォーム・ジャパン株式会社 | 化合物半導体装置及びその製造方法 |
JP6054620B2 (ja) | 2012-03-29 | 2016-12-27 | トランスフォーム・ジャパン株式会社 | 化合物半導体装置及びその製造方法 |
CN107359196B (zh) | 2012-09-12 | 2020-07-14 | 松下知识产权经营株式会社 | 半导体装置 |
US20140183545A1 (en) * | 2013-01-03 | 2014-07-03 | Raytheon Company | Polarization effect carrier generating device structures having compensation doping to reduce leakage current |
JP6110163B2 (ja) * | 2013-03-06 | 2017-04-05 | トランスフォーム・ジャパン株式会社 | 半導体装置とその製造方法 |
JP2014175339A (ja) * | 2013-03-06 | 2014-09-22 | Sony Corp | 半導体素子および電子機器 |
JP6238789B2 (ja) * | 2014-02-26 | 2017-11-29 | 株式会社豊田中央研究所 | 半導体装置 |
KR102135301B1 (ko) * | 2014-03-26 | 2020-07-17 | 인텔 코포레이션 | 향상된 항복 전압을 갖는 iii-n 트랜지스터들 |
TWI548087B (zh) | 2014-06-06 | 2016-09-01 | 台達電子工業股份有限公司 | 半導體裝置與其之製造方法 |
US10325774B2 (en) | 2014-09-18 | 2019-06-18 | Intel Corporation | Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon CMOS-compatible semiconductor devices |
CN106796952B (zh) | 2014-09-25 | 2020-11-06 | 英特尔公司 | 独立式硅台面上的ⅲ-n族外延器件结构 |
EP3221886A4 (en) * | 2014-11-18 | 2018-07-11 | Intel Corporation | Cmos circuits using n-channel and p-channel gallium nitride transistors |
CN106922200B (zh) | 2014-12-18 | 2021-11-09 | 英特尔公司 | N沟道氮化镓晶体管 |
EP3298628A4 (en) | 2015-05-19 | 2019-05-22 | INTEL Corporation | SEMICONDUCTOR COMPONENTS WITH INCREASED DOTED CRYSTALLINE STRUCTURES |
WO2016209283A1 (en) | 2015-06-26 | 2016-12-29 | Intel Corporation | Heteroepitaxial structures with high temperature stable substrate interface material |
WO2017111869A1 (en) | 2015-12-24 | 2017-06-29 | Intel Corporation | Transition metal dichalcogenides (tmdcs) over iii-nitride heteroepitaxial layers |
WO2019066953A1 (en) | 2017-09-29 | 2019-04-04 | Intel Corporation | REDUCED CONTACT RESISTANCE GROUP III (N-N) NITRIDE DEVICES AND METHODS OF MAKING SAME |
US12125888B2 (en) | 2017-09-29 | 2024-10-22 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
CN108649071B (zh) * | 2018-05-17 | 2019-03-19 | 苏州汉骅半导体有限公司 | 半导体器件及其制造方法 |
WO2020203505A1 (ja) * | 2019-04-01 | 2020-10-08 | パナソニックセミコンダクターソリューションズ株式会社 | 抵抗素子及び電力増幅回路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101009325A (zh) * | 2006-01-27 | 2007-08-01 | 松下电器产业株式会社 | 晶体管 |
CN101170136A (zh) * | 2006-10-23 | 2008-04-30 | 三洋电机株式会社 | 结型场效应管及其制造方法 |
JP2008166431A (ja) * | 2006-12-27 | 2008-07-17 | Sony Corp | 接合型電界効果トランジスタ及びその製造方法及び半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3298313B2 (ja) * | 1994-06-10 | 2002-07-02 | ソニー株式会社 | 接合形電界効果トランジスタ及びその作製方法 |
AU2003255254A1 (en) * | 2002-08-08 | 2004-02-25 | Glenn J. Leedy | Vertical system integration |
US20050145851A1 (en) * | 2003-12-17 | 2005-07-07 | Nitronex Corporation | Gallium nitride material structures including isolation regions and methods |
JP4728582B2 (ja) * | 2004-02-18 | 2011-07-20 | 古河電気工業株式会社 | 高電子移動度トランジスタ |
JP4850423B2 (ja) * | 2005-02-16 | 2012-01-11 | 新日本無線株式会社 | 窒化物半導体装置 |
JP4705412B2 (ja) * | 2005-06-06 | 2011-06-22 | パナソニック株式会社 | 電界効果トランジスタ及びその製造方法 |
JP4712459B2 (ja) | 2005-07-08 | 2011-06-29 | パナソニック株式会社 | トランジスタ及びその動作方法 |
JP5100413B2 (ja) * | 2008-01-24 | 2012-12-19 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP4788734B2 (ja) * | 2008-05-09 | 2011-10-05 | トヨタ自動車株式会社 | 半導体装置 |
-
2010
- 2010-01-18 CN CN201080005230.7A patent/CN102292801B/zh active Active
- 2010-01-18 WO PCT/JP2010/000232 patent/WO2010084727A1/ja active Application Filing
- 2010-01-18 JP JP2010547430A patent/JP5469098B2/ja active Active
-
2011
- 2011-07-19 US US13/185,818 patent/US8569797B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101009325A (zh) * | 2006-01-27 | 2007-08-01 | 松下电器产业株式会社 | 晶体管 |
CN101170136A (zh) * | 2006-10-23 | 2008-04-30 | 三洋电机株式会社 | 结型场效应管及其制造方法 |
JP2008166431A (ja) * | 2006-12-27 | 2008-07-17 | Sony Corp | 接合型電界効果トランジスタ及びその製造方法及び半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2010084727A1 (ja) | 2010-07-29 |
CN102292801A (zh) | 2011-12-21 |
US20110272740A1 (en) | 2011-11-10 |
JPWO2010084727A1 (ja) | 2012-07-12 |
JP5469098B2 (ja) | 2014-04-09 |
US8569797B2 (en) | 2013-10-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102292801B (zh) | 场效应晶体管及其制造方法 | |
US20220416072A1 (en) | Nitride semiconductor device and method of manufacturing the same | |
US9275998B2 (en) | Inverted P-channel III-nitride field effect tansistor with Hole Carriers in the channel | |
US9837518B2 (en) | Semiconductor device | |
US8441035B2 (en) | Field effect transistor and method of manufacturing the same | |
US8390029B2 (en) | Semiconductor device for reducing and/or preventing current collapse | |
JP4705412B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
US7859014B2 (en) | Semiconductor device | |
US8809987B2 (en) | Normally-off III-nitride metal-2DEG tunnel junction field-effect transistors | |
US20140110759A1 (en) | Semiconductor device | |
US20090121775A1 (en) | Transistor and method for operating the same | |
US20130221371A1 (en) | Semiconductor device | |
WO2010109566A1 (ja) | 半導体装置及びその製造方法 | |
CN114402442B (zh) | 氮化物基半导体装置及其制造方法 | |
JP2011066464A (ja) | 電界効果トランジスタ | |
JP2013239735A (ja) | 電界効果トランジスタ | |
JP5721782B2 (ja) | 半導体装置 | |
EP4439677A1 (en) | Hemt device having an improved gate structure and manufacturing process thereof | |
WO2023112374A1 (ja) | 窒化物半導体デバイス |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CP03 | Change of name, title or address |
Address after: Osaka, Japan Patentee after: Panasonic Holding Co.,Ltd. Country or region after: Japan Address before: Osaka, Japan Patentee before: Matsushita Electric Industrial Co.,Ltd. Country or region before: Japan |
|
CP03 | Change of name, title or address |