[go: up one dir, main page]

CN102290358A - 四方扁平无引脚封装体及其制造方法 - Google Patents

四方扁平无引脚封装体及其制造方法 Download PDF

Info

Publication number
CN102290358A
CN102290358A CN201110248378XA CN201110248378A CN102290358A CN 102290358 A CN102290358 A CN 102290358A CN 201110248378X A CN201110248378X A CN 201110248378XA CN 201110248378 A CN201110248378 A CN 201110248378A CN 102290358 A CN102290358 A CN 102290358A
Authority
CN
China
Prior art keywords
chip
motherboard
hole
packaging body
tray
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201110248378XA
Other languages
English (en)
Inventor
高洪涛
张元发
张江元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Reach Technology (chengdu) Co Ltd
Shanghai Kaihong Sci & Tech Electronic Co Ltd
Shanghai Kaihong Electronic Co Ltd
Original Assignee
Reach Technology (chengdu) Co Ltd
Shanghai Kaihong Sci & Tech Electronic Co Ltd
Shanghai Kaihong Electronic Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Reach Technology (chengdu) Co Ltd, Shanghai Kaihong Sci & Tech Electronic Co Ltd, Shanghai Kaihong Electronic Co Ltd filed Critical Reach Technology (chengdu) Co Ltd
Priority to CN201110248378XA priority Critical patent/CN102290358A/zh
Publication of CN102290358A publication Critical patent/CN102290358A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Packaging Frangible Articles (AREA)

Abstract

本发明提供了一种四方扁平无引脚封装体的制造方法，包括如下步骤：提供母板；在母板的上表面形成铸模层：在铸模层表面形成贯穿至母板上表面的通孔，所述通孔靠近母板上表面一侧的开口面积小于另一侧开口的面积；在通孔中形成芯片托盘和片式电极；将芯片固定于芯片托盘的表面；在芯片和片式电极之间形成电学引线；在母板的上表面形成塑封体；移除母板，以暴露出嵌入至塑封体中的芯片托盘和片式电极。

Description

四方扁平无引脚封装体及其制造方法
技术领域
本发明涉及半导体器件封装测试领域，尤其涉及一种四方扁平无引脚封装体及其制造方法。
背景技术
在日常生活中，消费者对诸如个人电话、个人数字助理以及音乐播放器的可靠性、体积以及价格都要求越来越高。例如，消费者需要他们的个人电话超薄并且可靠。这需要封装后的器件体积更小、缺陷更少。另外，这些对外型小巧的需求还可能需要具有从封装结构中向外散热的电子元件。
四方扁平无引脚封装是现有技术中一种常见的封装方法。该方法是采用一个引线框架和一个晶粒的标准封装方法。附图1所示是现有技术中一种典型的四角扁平无引脚封装结构的剖面示意图，包括芯片10、芯片托盘11、片式电极121和122、金属引线131和132以及塑封体14。芯片10被固定在芯片托盘11上，并通过金属引线131和132与片式电极121和122电学连接，塑封体14将上述结构密封，并暴露出芯片托盘11、片式电极121和122，以同外界形成电学连接。所谓引脚封装，是指片式电极121和122以及其它所有的片式电极均嵌入至塑封体14中，并无其它类型封装结构中有突出在外的引脚。
附图1所示的现有技术的缺点在于，片式电极很容易从塑封体中脱出，尤其是在芯片工作时由于温度变化而造成片式电极和塑封体之间由于热膨胀系数不同而发生形变的情况下，这种显现尤为明显，并且由于芯片托盘和片式电极等与塑封体的热胀系数不匹配会导致严重的热应力残留问题。
发明内容
本发明所要解决的技术问题是，提供一种四方扁平无引脚封装体及其制造方法，能够避免封装体中的片式电极从塑封体中脱出。
为了解决上述问题，本发明提供了一种四方扁平无引脚封装体的制造方法，包括如下步骤：提供母板；在母板的上表面形成铸模层：在铸模层表面形成贯穿至母板上表面的通孔，所述通孔靠近母板上表面一侧的开口面积小于另一侧开口的面积；在通孔中形成芯片托盘和片式电极；将芯片固定于芯片托盘的表面；在芯片和片式电极之间形成电学引线；在母板的上表面形成塑封体；移除母板，以暴露出嵌入至塑封体中的芯片托盘和片式电极。
本发明进一步提供了一种四方扁平无引脚封装体，包括芯片、芯片托盘、片式电极、金属引线以及塑封体；芯片置于芯片托盘的一表面上，并通过金属引线与片式电极电学连接，塑封体将上述芯片、芯片托盘、金属引线以及片式电极密封，并暴露出芯片托盘与设置有芯片的表面相对的另一表面，以及暴露出片式电极与设置有芯片的表面相对的另一表面；所述芯片托盘和片式电极暴露出来的表面的面积小于与之相对的另一表面的面积。
本发明的优点在于，通过形成上表面一侧的开口的面积小于另一侧开口的面积，即倒梯形横截面的通孔，并在通孔中制作芯片托盘和片式电极，从而在塑封之后获得了暴露出来的表面的面积小于与之相对的另一表面的面积的芯片托盘和片式电极，具有此种形状的芯片托盘和片式电极能够更好的固定在塑封体中，不至于脱落。
并且本发明所述工艺中由于片式电极是在铸模层冷却后打孔形成于通孔中的，故不存在热应力问题，因此能够降低整个封装体内的热应力。
并且本发明所述工艺的优点还在于采用铸模层作为支撑，省却了框架上的联筋结构，所以能够节约框架的成本。
附图说明
附图1所示是现有技术中一种典型的四角扁平无引脚封装结构的剖面示意图。
附图2所示是本发明所述方法具体实施方式的实施步骤示意图。
附图3A至附图3H所示是附图2所述方法的工艺示意图。
具体实施方式
下面结合附图对本发明提供的一种四方扁平无引脚封装体及其制造方法的具体实施方式做详细说明。
附图2所示是本发明所述方法具体实施方式的实施步骤示意图，包括如下步骤：步骤S20，提供母板；步骤S21，在母板的上表面形成铸模层：步骤S22，在铸模层表面形成贯穿至母板上表面的通孔；步骤S23，在通孔中形成芯片托盘和片式电极；步骤S24，将芯片固定于芯片托盘的表面；步骤S25，在芯片和片式电极之间形成电学引线；步骤S26，在母板的上表面形成塑封体；步骤S27，移除母板，以暴露出嵌入至塑封体中的芯片托盘和片式电极。
附图3A至附图3H所示是上述方法的工艺示意图。
附图3A所示，参考步骤S20，提供母板300。所述母板300的材料可以是包括铜、铝、铂以及金等金属在内的任意一种能够用于形成稳定支撑结构的材料，并优选为金属，尤其是铜，优选的原因在于金属可以在后续的电镀或者沉积工艺中作为种子层。
附图3B所示，参考步骤S21，在母板300的上表面形成铸模层310。所述铸模层310的材料应当是绝缘材料，即可以是塑料或者黑胶等硬质材料，也可以是光刻胶或者其他类似的柔性材料。
附图3C所示，参考步骤S22，在铸模层310的表面形成贯穿至母板300上表面的通孔。本具体实施方式以通孔311、312以及313例举，在其他的实施方式中，也可以根据片状电极的数目等参数来设计通孔的数目和位置。所述通孔311、312以及313靠近母板300上表面一侧的开口的面积应当小于另一侧开口的面积，即通孔呈现出附图3C所示的倒梯形截面。形成此通孔可以采用钻孔或者压印的方法。例如对于铸模层310的材料是塑料或者黑胶等硬质材料的情况，可以采用钻孔的方法，采用与通孔形状相配合的钻头，在铸模层310上钻出倒梯形界面的通孔；而对于铸模层310的材料是光刻胶或者其他类似的柔性材料的情况，也可以采用压印的方法，采用与通孔形状互补的模具，用力压在铸模层310上，而形成附图3C所示的结构。
附图3D所示，参考步骤S23，在通孔311、312以及313中形成芯片托盘320和片式电极331与332。如果此步骤中母板300的材料是包括铜、铝、铂以及金等金属，则此步骤可以采用电镀的方法，以母板300作为种子层，所形成的芯片托盘320和片式电极331与332亦由金属材料构成，与母板300的材料可以相同或者不同。形成的芯片托盘320和片式电极331与332亦可以采用沉积工艺，包括物理沉积与化学沉积等，在此情况下，母板300的选材范围较为宽泛，当然，将母板300的材料选择为与芯片托盘320和片式电极331与332的材料相同或者向匹配，亦有利于沉积工艺的实施。附图3D中的虚线仅用于示意芯片托盘320和片式电极331与332此三个组件与母板300之间的界面，对于芯片托盘320、片式电极331与332以及母板300均采用相同材料的情况下，彼此之间是不存在明显界面的。
步骤S23实施完毕后，如果芯片托盘320和片式电极331与332由于工艺时间控制不佳而凸出至母板300的上表面之外，亦可以采用平坦化工艺对母板300的上表面进行处理。
附图3E所示，参考步骤S24，将芯片340固定于芯片托盘320的表面。所述固定可以进一步采用有机溶胶黏附或者焊料焊接等手段。所述芯片340可以是本领域内常见的各种类型的芯片，并且在表面设置有用于形成电学连接的焊盘（PAD）。
附图3F所示，参考步骤S25，在芯片340和片式电极331与332之间形成电学引线。本具体实施方式以电学引线351与352例举，在其他的实施方式中，也可以根据片状电极的数目、芯片焊盘的数目等参数来设计电学引线的数目和走向。形成电学引线所采用的搭线工艺在此不再赘述。所述电学引线351与352的材料可以选自于金、铜和铝中的一种，或者其他导电材料亦可。
附图3G所示，参考步骤S26，在母板300的上表面形成塑封体360。塑封体360应当是绝缘材料。附图3G所示的情况是铸模层310和塑封体360采用相同材料的情况，此种情况下两者之间无明显界限。如果铸模层310的材料是柔性材料或者其他不适合形成最终封装体的材料，也可以先采用腐蚀等方法将残余的铸模层310除去，再形成一体的塑封体360，亦为附图3G的结构。当然，为了不影响芯片340，如选用采用腐蚀等方法将残余的铸模层310除去的步骤，可以选择在步骤S24和步骤S23之间进行。
附图3H所示，参考步骤S27，移除母板300，以暴露出嵌入至塑封体360中的芯片托盘320和片式电极331与332。移除母板300可以采用腐蚀以及研磨等工艺，并可以选择用平坦化工艺进行后续处理。移除母板300也可采用机械分离的方式，撕掉母板300后，母板300可重复利用。
继续参考附图3H，为上述工艺实施完毕后的封装体结构示意图，包括芯片340、芯片托盘320、片式电极331与332、金属引线351与352以及塑封体360。芯片340置于芯片托盘320的一表面上，并通过金属引线51与352与片式电极331与332电学连接，塑封体360将上述芯片340、芯片托盘320、片式电极331与332以及金属引线351与352密封，并暴露出芯片托盘320与设置有芯片340的表面相对的另一表面，以及暴露出片式电极331与332与设置有芯片340的表面相对的另一表面；所述芯片托盘320和片式电极331与332暴露出来的表面的面积小于与之相对的另一表面的面积。显然，具有附图3H所示形状的芯片托盘320和片式电极331与332能够更好的固定在塑封体中，不至于脱落。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种四方扁平无引脚封装体的制造方法，其特征在于，包括如下步骤：
提供母板；
在母板的上表面形成铸模层：
在铸模层表面形成贯穿至母板上表面的通孔，所述通孔靠近母板上表面一侧的开口面积小于另一侧开口的面积；
在通孔中形成芯片托盘和片式电极；
将芯片固定于芯片托盘的表面；
在芯片和片式电极之间形成电学引线；
在母板的上表面形成塑封体；
移除母板，以暴露出嵌入至塑封体中的芯片托盘和片式电极。
2.根据权利要求1所述的四方扁平无引脚封装体的制造方法，其特征在于，所述母板、芯片托盘以及片式电极的材料均为铜。
3.根据权利要求1所述的四方扁平无引脚封装体的制造方法，其特征在于，所述铸模层和塑封体的材料均为黑胶。
4.根据权利要求1所述的四方扁平无引脚封装体的制造方法，其特征在于，所述电学引线的材料选自于金、铜和铝中的一种。
5.根据权利要求1所述的四方扁平无引脚封装体的制造方法，其特征在于，所述铸模层的材料为硬质材料，所述形成通孔的步骤中，进一步是采用与通孔形状相配合的钻头，在铸模层上钻出倒梯形界面的通孔。
6.根据权利要求1所述的四方扁平无引脚封装体的制造方法，其特征在于，所述铸模层的材料为柔性材料，所述形成通孔的步骤中，进一步是采用压印的方法，采用与通孔形状互补的模具，压在铸模层上形成通孔。
7.一种四方扁平无引脚封装体，包括芯片、芯片托盘、片式电极、金属引线以及塑封体；芯片置于芯片托盘的一表面上，并通过金属引线与片式电极电学连接，塑封体将上述芯片、芯片托盘、金属引线以及片式电极密封，并暴露出芯片托盘与设置有芯片的表面相对的另一表面，以及暴露出片式电极与设置有芯片的表面相对的另一表面；其特征在于，所述芯片托盘和片式电极暴露出来的表面的面积小于与之相对的另一表面的面积。
CN201110248378XA 2011-08-26 2011-08-26 四方扁平无引脚封装体及其制造方法 Pending CN102290358A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110248378XA CN102290358A (zh) 2011-08-26 2011-08-26 四方扁平无引脚封装体及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110248378XA CN102290358A (zh) 2011-08-26 2011-08-26 四方扁平无引脚封装体及其制造方法

Publications (1)

Publication Number Publication Date
CN102290358A true CN102290358A (zh) 2011-12-21

Family

ID=45336654

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110248378XA Pending CN102290358A (zh) 2011-08-26 2011-08-26 四方扁平无引脚封装体及其制造方法

Country Status (1)

Country Link
CN (1) CN102290358A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681375A (zh) * 2012-09-10 2014-03-26 矽品精密工业股份有限公司 四方平面无导脚半导体封装件及其制法
CN106409696A (zh) * 2016-10-24 2017-02-15 上海凯虹科技电子有限公司 封装方法及封装体

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005733A (ja) * 2004-09-01 2005-01-06 Sanken Electric Co Ltd 半導体素子のコンタクト電極形成方法
JP2005217451A (ja) * 2005-04-21 2005-08-11 Renesas Technology Corp 半導体装置の製造方法
CN1905142A (zh) * 2006-08-01 2007-01-31 上海凯虹科技电子有限公司 新型qfn芯片封装工艺
CN101552213A (zh) * 2008-04-01 2009-10-07 夏普株式会社 半导体封装的制造方法
CN101740416A (zh) * 2009-12-11 2010-06-16 上海凯虹科技电子有限公司 一种四方扁平无引脚封装结构及其封装方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005733A (ja) * 2004-09-01 2005-01-06 Sanken Electric Co Ltd 半導体素子のコンタクト電極形成方法
JP2005217451A (ja) * 2005-04-21 2005-08-11 Renesas Technology Corp 半導体装置の製造方法
CN1905142A (zh) * 2006-08-01 2007-01-31 上海凯虹科技电子有限公司 新型qfn芯片封装工艺
CN101552213A (zh) * 2008-04-01 2009-10-07 夏普株式会社 半导体封装的制造方法
CN101740416A (zh) * 2009-12-11 2010-06-16 上海凯虹科技电子有限公司 一种四方扁平无引脚封装结构及其封装方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681375A (zh) * 2012-09-10 2014-03-26 矽品精密工业股份有限公司 四方平面无导脚半导体封装件及其制法
CN106409696A (zh) * 2016-10-24 2017-02-15 上海凯虹科技电子有限公司 封装方法及封装体

Similar Documents

Publication Publication Date Title
TWI337775B (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
CN101313402B (zh) 双面电极插件及其制造方法
TWI425667B (zh) Led覆晶結構及其製造方法
TW200901435A (en) Apparatus for packaging semiconductor devices, packaged semiconductor components, methods of manufacturing apparatus for packaging semiconductor devices, and methods of manufacturing semiconductor components
CN102222657A (zh) 多圈排列双ic芯片封装件及其生产方法
JP2012503321A5 (zh)
JP2011061116A5 (zh)
CN102593023A (zh) 凸块封装结构及凸块封装方法
CN102412225A (zh) Bga半导体封装及其制造方法
CN102290358A (zh) 四方扁平无引脚封装体及其制造方法
JP5389752B2 (ja) 電子部品パッケージの製造方法
CN101154602A (zh) 半导体装置的制造方法
US10269583B2 (en) Semiconductor die attachment with embedded stud bumps in attachment material
CN210429796U (zh) 一种引线框双面焊接组装的封装结构
CN110890284A (zh) 一种芯片堆叠封装结构及其工艺方法
CN102956547A (zh) 半导体封装结构及其制作方法
CN101310379B (zh) 半导体器件
US8368189B2 (en) Auxiliary leadframe member for stabilizing the bond wire process
KR20090096184A (ko) 반도체 패키지
US7433199B2 (en) Substrate structure for semiconductor package and package method thereof
CN105990155A (zh) 芯片封装基板、芯片封装结构及其制作方法
CN212113712U (zh) 一种半导体封装引线框架
CN103094128A (zh) 一种Fan-out Panel Level BGA封装件的制作工艺
JP2005209805A (ja) 半導体装置およびその製造方法
CN108417522A (zh) 三层板结构电路封装方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20111221