CN102280436A - 薄膜金属层接线结构及其制造方法和阵列基板 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 417
- 239000002184 metal Substances 0.000 title claims abstract description 417
- 239000010409 thin film Substances 0.000 title claims abstract description 88
- 239000000758 substrate Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000010276 construction Methods 0.000 claims description 75
- 238000009422 external insulation Methods 0.000 claims description 64
- 230000004888 barrier function Effects 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 37
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000002161 passivation Methods 0.000 claims description 2
- 238000013021 overheating Methods 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 11
- 238000012423 maintenance Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical group [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000011733 molybdenum Substances 0.000 description 6
- 238000004026 adhesive bonding Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 229910000809 Alumel Inorganic materials 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910001182 Mo alloy Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910001080 W alloy Inorganic materials 0.000 description 3
- 239000004411 aluminium Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000001755 magnetron sputter deposition Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种薄膜金属层接线结构及其制造方法和阵列基板。该薄膜金属层接线结构包括第一金属层图形；第二金属层图形；外部绝缘层，位于第一金属层图形和第二金属层图形之上；多个第一过孔，位于第一金属层图形之上；多个第二过孔，位于第二金属层图形之上，所述第一过孔与所述第二过孔相对设置；多个第三金属层图形，通过所述第一过孔和所述第二过孔连接所述第一金属层图形和第二金属层图形，每个所述第三金属层图形位于相对设置的第一过孔和第二过孔之上。本发明避免了第一过孔和第二过孔之间的第三金属层图形过热熔断。
Description
技术领域
本发明涉及液晶显示技术，尤其涉及一种薄膜金属层接线结构及其制造方法和阵列基板。
背景技术
液晶显示器是目前常用的平板显示器，其中薄膜晶体管液晶显示器(ThinFilm Transistor Liquid Crystal Display，简称TFT-LCD)是液晶显示器中的主流产品。
阵列基板是液晶显示器的重要部件。图6a为现有技术中阵列基板的结构示意图，图6b为图6a中薄膜金属层接线结构的局部放大示意图，如图6a和图6b所示，阵列基板包括像素区1和位于像素区1外围的引线区2。阵列基板包括基板21和薄膜金属层接线结构，基板21上形成有第一金属层图形22，第一金属层图形22上形成有第一绝缘层，第一绝缘层上形成有第二金属层图形24、第二金属层图形24上形成有外部绝缘层，第一绝缘层和外部绝缘层在图6a和图6b中未示出。其中，第一金属层图形22可以包括栅极线、公共电极线和维修线，第二金属层图形24可以包括数据线、公共电极连接线和维修线。薄膜金属层接线结构29位于引线区2中，图6b为薄膜金属层接线结构29的放大图。在薄膜金属层接线结构29中，第一过孔26为多列，每列多个，该第一过孔26位于第一绝缘层和外部绝缘层上，并且下方仅形成有第一金属层图形22，而没有第二金属层图形；第二过孔27为多列，每列多个，该第二过孔27位于外部绝缘层上，并位于第二金属层图形24之上。第三金属层图形28整体形成于外部绝缘层之上，并通过第一过孔26和第二过孔27连接第一金属层图形22和第二金属层图形24。
在设计和制造阵列基板的过程中，需要将引线区2的部分第一金属层图形22和第二金属层图形24连接。现有技术存在的问题是，在薄膜金属层接线结构29中，位于第一过孔26和第二过孔27之间的第三金属层图形28容易出现过热熔断。图6c为图6b中薄膜金属层接线结构的等效电路示意图，结合图6b和图6c所示，由于第一金属层图形22和第二金属层图形24的电阻远小于第三金属层图形28的电阻，因此在图6c中将第一金属层图形22和第二金属层图形24的电阻忽略不计。则在图6c的等效电路图中，R1和R2为位于第二过孔27上方的第三金属层图形28的等效电阻，R5和R6为第一过孔26上方的第三金属层图形28的等效电阻，R3和R4为第一过孔26和第二过孔27之间的第三金属层图形28的等效电阻，R10至R12为第一过孔26位置的第三金属层图形28与第一金属层图形22的接触电阻，R7至R9为第二过孔27位置的第三金属层图形与第二金属层图形24的接触电阻。如图6c所示可以看出，在流经各个电阻的电流中，流经R3和R4位置的电流集中，因此R3和R4位置容易发生过热熔断。由于R3和R4为位于第一过孔26和第二过孔27之间的第三金属层图形28的等效电阻，因此位于第一过孔26和第二过孔27之间的第三金属层图形28容易出现过热熔断。
发明内容
本发明提供一种薄膜金属层接线结构及其制造方法和阵列基板，用以避免位于第一过孔和第二过孔之间的第三金属层图形出现过热熔断。
本发明提供一种薄膜金属层接线结构，包括：
第一金属层图形；
第二金属层图形；
外部绝缘层，位于第一金属层图形和第二金属层图形之上；
多个第一过孔，位于第一金属层图形之上；
多个第二过孔，位于第二金属层图形之上，所述第一过孔与所述第二过孔相对设置；
多个第三金属层图形，通过所述第一过孔和所述第二过孔连接所述第一金属层图形和第二金属层图形，每个所述第三金属层图形位于相对设置的第一过孔和第二过孔之上。
本发明还提供一种设置有上述薄膜金属层接线结构的阵列基板，包括：基板和第一绝缘层；
所述第一金属层图形位于所述基板之上；
所述第一绝缘层，位于所述第一金属层图形之上；
所述第二金属层图形位于所述第一绝缘层之上。
所述多个第一过孔穿透所述第一绝缘层和所述外部绝缘层；
所述多个第二过孔穿透所述外部绝缘层。
本发明提供一种设置有薄膜金属层接线结构的阵列基板，包括：基板；
所述第一金属层图形位于所述基板之上；
所述第二金属层图形与所述第一金属层图形同层设置且不相交；
所述多个第一过孔穿透所述外部绝缘层；
所述多个第二过孔穿透所述外部绝缘层。
本发明还提供一种薄膜金属层接线结构的制造方法，包括：
形成第一金属层图形和形成第二金属层图形；
在所述第一金属层图形和所述第二金属层图形上形成外部绝缘层；
在第一金属层图形之上形成多个第一过孔；
在第二金属层图形之上形成多个第二过孔，所述第一过孔与所述第二过孔相对设置；
在所述外部绝缘层上形成多个第三金属层图形，每个所述第三金属层图形位于相对设置的第一过孔和第二过孔之上并通过所述第一过孔和所述第二过孔连接所述第一金属层图形和第二金属层图形。
本发明提供的薄膜金属层接线结构及其制造方法和阵列基板，薄膜金属层接线结构包括多个第一过孔、多个第二过孔和多个第三金属层图形，第一过孔位于第一金属层图形之上，第二过孔位于第二金属层图形之上，第三金属层图形位于外部绝缘层之上并通过第一过孔和第二过孔连接第一金属层图形和第二金属层图形，每个第三金属层图形位于相对设置的第一过孔和第二过孔之上，来自于第一金属层图形的电流是平均流经每个第三金属层图形的，从而避免了由于电流集中而导致的第一过孔和第二过孔之间的第三金属层图形过热熔断。
附图说明
图1a为本发明实施例一提供的一种阵列基板的结构示意图；
图1b为图1a中薄膜金属层接线结构的局部放大示意图；
图1c为图1b中A-A向剖视图；
图1d为图1b中薄膜金属层接线结构的等效电路示意图；
图2为发明实施例二提供的阵列基板的薄膜金属层接线结构的局部放大示意图；
图3为本发明实施例三提供的一种薄膜金属层接线结构的制造方法的流程图；
图4为本发明实施例四提供的一种薄膜金属层接线结构的制造方法的流程图；
图5为本发明实施例五提供的一种薄膜金属层接线结构的制造方法的流程图；
图6a为现有技术中阵列基板的结构示意图；
图6b为图6a中接线位置的局部放大示意图；
图6c为图6b中接线位置的等效电路示意图。
附图标记：
1-像素区； 2-引线区； 21-基板；
22-第一金属层图形； 24-第二金属层图形； 23-第一绝缘层；
25-外部绝缘层； 26-第一过孔； 27-第二过孔；
28-第三金属层图形； 29-薄膜金属层接线结构； 222-公共电极线；
221-栅极线； 30-薄膜金属层接线结构； 223-维修线；
241-数据线； 242-公共电极连接线； 243-维修线。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1a为本发明实施例一提供的一种阵列基板的结构示意图，图1b为图1a中薄膜金属层接线结构的局部放大示意图，图1c为图1b中A-A向剖视图，如图1a、图1b和图1c所示，该阵列基板包括：基板21和薄膜金属层接线结构。例如：本实施例的图1a中示出了薄膜金属层接线结构29和薄膜金属层接线结构30。该薄膜金属层接线结构包括：第一金属层图形22、第一绝缘层23、第二金属层图形24、外部绝缘层25、多个第一过孔26、多个第二过孔27和多个第三金属层图形28。
第一金属层图形22位于基板21之上。第一绝缘层23位于第一金属层图形22之上。第二金属层图形24位于第一绝缘层23之上。外部绝缘层25位于第一金属层图形22和第二金属层图形24之上。
第一过孔26穿透第一绝缘层23和外部绝缘层25上位于第一金属层图形22之上。如图1b所示，第一过孔26可以为一列或多列，本实施例中以一列第一过孔26为例进行说明。该第一过孔26且下方仅形成有第一金属层图形22，而未形成有第二金属层图形24。
第二过孔27穿透外部绝缘层25位于第二金属层图形24之上。第二过孔27与第一过孔26相对设置。如图1b所示，第二过孔27可以为一列或多列，本实施例中以一列第二过孔27为例进行说明。具体地，每一行第二过孔27可对应于一行第一过孔26。
第三金属层图形28位于外部绝缘层25之上，并通过第一过孔26和第二过孔27连接第一金属层图形22和第二金属层图形24，每个第三金属层图形28位于相对设置的第一过孔26和第二过孔27上。本实施例中，每个第三金属层图形28可连接一个第一过孔26和一个第二过孔27。如图1b所示，每行第一过孔26和与该第一过孔26对应的第二过孔27上形成有一个第三金属层图形28。因此，本实施例中，第三金属层图形28是分离设置的。第三金属层图形28可以为透明电极图形，例如：该透明电极图形可以为ITO或者IZO等。优选地，第三金属层图形28可以为条状结构。
如图1a所示，阵列基板可包括像素区1和位于像素区1外围的引线区2。薄膜金属层接线结构可位于像素区1或者位于引线区2。本实施例中以薄膜金属层接线结构位于引线区2为例对技术方案进行描述。本实施例中，第一金属层图形22可由栅金属层形成，第二金属层图形24可由数据金属层形成。例如：本实施例中，第一金属层图形22可以包括栅极线221、公共电极线222和维修线223，第二金属层图形24可以包括数据线241、公共电极连接线242和维修线243，如图1a所示。其中，例如：维修线223和维修线243位于引线区2中，栅极线221、公共电极线222、数据线241和公共电极连接线242位于像素区1和引线区2中。例如：图1a中，薄膜金属层接线结构29中的第一金属层图形22为公共电极线222，第二金属层图形24为公共电极连接线242。其中，公共电极连接线242的功能是将电位相等的多条公共电极线222连接。薄膜金属层接线结构30中的第一金属层图形22为维修线223，第二金属层图形24为维修线243。
连接第一金属层图形22和第二金属层图形24的多个第三金属层图形28的等效电阻为并联结构。图1d为图1b中薄膜金属层接线结构的等效电路示意图，如图1d所示，由于第一金属层图形22和第二金属层图形24的电阻远小于第三金属层图形28的电阻，因此在图1d中将第一金属层图形22和第二金属层图形24的电阻忽略不计。则在图1d中，R12为第一过孔26位置的第三金属层图形28与第一金属层图形22的接触电阻，R14为第二过孔27位置的第三金属层图形28与第二金属层图形24的接触电阻，R13为第一过孔26和与该第一过孔26相对设置的第二过孔27之间的第三金属层图形28的等效电阻，即：R13为连接第一金属层图形22和第二金属层图形24的第三金属层图形28的等效电阻。图1d中的R13为并联结构，因此，整个等效电路为并联结构。如图1d可以看出，来自于第一金属层图形22的电流依次通过R12、R13和R14到达第二金属层图形24，由于等效电路为并联结构，因此流经每个R13的电流是均等的，也就是说，来自于第一金属层图形22的电流是平均流经每个第三金属层图形28的，从而避免了由于电流集中而导致的第三金属层图形28过热熔断的问题。
本实施例提供的阵列基板包括基板和薄膜金属层接线结构，薄膜金属层接线结构包括多个第一过孔、多个第二过孔和多个第三金属层图形，第一过孔穿透第一绝缘层和外部绝缘层位于第一金属层图形之上，第二过孔穿透外部绝缘层位于第二金属层图形之上，第三金属层图形位于外部绝缘层之上并通过第一过孔和第二过孔连接第一金属层图形和第二金属层图形，每个第三金属层图形位于相对设置的第一过孔和第二过孔之上，来自于第一金属层图形的电流是平均流经每个第三金属层图形的，从而避免了由于电流集中而导致的第一过孔和第二过孔之间的第三金属层图形过热熔断。采用本实施例提供的阵列基板，无需减小接线位置的信号电流，从而使阵列基板可采用较大的信号电流。
图2为发明实施例二提供的阵列基板的薄膜金属层接线结构的局部放大示意图，如图2所示，本实施例的阵列基板与上述实施例一的区别在于：本实施例中，多个第一过孔26交错排布，多个第二过孔27交错排布。具体地，本实施例中相邻第三金属层图形28下方的第一过孔26交错排布，以及相邻第三金属层图形28下方的第二过孔27交错排布。在实施例一中相邻的两个第一过孔26在纵向是对齐的，而在本实施例中第一过孔26中相邻的两个第一过孔26在纵向是不位于同一列中，即：相邻的两个第一过孔26在纵向位于不同列中。同样地，在实施例一中相邻的两个第二过孔27在纵向是对齐的，而在本实施例中第二过孔27中相邻的两个第二过孔27在纵向是不位于同一列中，即：相邻的两个第二过孔27在纵向位于不同列中。此种交错的排列方式可以使得第一过孔26和第二过孔27之间的第三金属层图形28位置的电压降低更加平缓，防止电压突然降低而导致第一过孔26和第二过孔27之间的第三金属层图形28的过热熔断。并且此种过孔交错排列的排列方式可以使得散热面积增大，电流流经第三金属层图形28时产生的热量更加分散，更有利于第三金属层图形28的散热，从而防止第一过孔26和第二过孔27之间的第三金属层图形28的过热熔断。
本实施例中，对阵列基板上其余结构的描述可参见图1a、图1c和图1d以及实施例一中的描述，此处不再赘述。
本发明实施例还提供了一种阵列基板，该阵列基板包括：基板和薄膜金属层接线结构。薄膜金属层接线结构包括：第一金属层图形、第二金属层图形、外部绝缘层、多个第一过孔、多个第二过孔和多个第三金属层图形。第一金属层图形位于基板之上；第二金属层图形与第一金属层图形同层设置且不相交；外部绝缘层位于第一金属层图形和第二金属层图形之上；第一过孔穿透外部绝缘层位于第一金属层图形之上；第二过孔穿透外部绝缘层位于所述第二金属层图形之上，第一过孔与第二过孔相对设置；第三金属层图形位于外部绝缘层之上，并通过第一过孔和第二过孔连接第一金属层图形和第二金属层图形，每个第三金属层图形位于相对设置的第一过孔和第二过孔之上。
本实施例中，阵列基板包括像素区和位于像素区外围的引线区。薄膜金属层接线结构可形成在像素区或引线区。并且第一金属层图形和同层设置的第二金属层图形由栅线金属层或数据金属层形成。
本实施例中，连接第一金属层图形和第二金属层图形的多个第三金属层图形的等效电阻为并联结构。
进一步地，本实施例中，多个第一过孔26可交错排布，多个第二过孔27可交错排布。
本实施例与上述实施例一和实施例二的区别在于：本实施例中的第二金属层图形与第一金属层图形同层设置且不相交。其余描述可参见实施例一中的描述，此处不再赘述。
本实施例提供的阵列基板，来自于第一金属层图形的电流是平均流经每个第三金属层图形的，从而避免了由于电流集中而导致的第一过孔和第二过孔之间的第三金属层图形过热熔断。采用本实施例提供的阵列基板，无需减小接线位置的信号电流，从而使阵列基板可采用较大的信号电流。
本发明实施例还提供了一种薄膜金属层连接结构，该薄膜金属层连接结构可包括：第一金属层图形、第二金属层图形、外部绝缘层、多个第一过孔、多个第二过孔和多个第三金属层图形。外部绝缘层位于第一金属层图形和第二金属层图形之上；第一过孔位于第一金属层图形之上；第二过孔位于第二金属层图形之上，第一过孔与第二过孔相对设置；第三金属层图形通过第一过孔和第二过孔连接第一金属层图形和第二金属层图形，每个第三金属层图形位于相对设置的第一过孔和第二过孔之上。
本实施例中，第三金属层图形可以为条状结构。
本实施例中，每个第三金属层图形连接一个第一过孔和一个第二过孔。
进一步地，多个第一过孔交错排布，多个第二过孔交错排布。
对本实施例中薄膜金属层连接结构的具体描述可参见实施例一或者实施例二中对薄膜金属层连接结构的描述。
本实施例提供的薄膜金属层连接结构，来自于第一金属层图形的电流是平均流经每个第三金属层图形的，从而避免了由于电流集中而导致的第一过孔和第二过孔之间的第三金属层图形过热熔断。
图3为本发明实施例三提供的一种薄膜金属层接线结构的制造方法的流程图，如图3所示，该方法包括：
步骤301、形成第一金属层图形和形成第二金属层图形；
步骤302、在所述第一金属层图形和所述第二金属层图形上形成外部绝缘层；
步骤303、在第一金属层图形之上形成多个第一过孔；
步骤304、在第二金属层图形之上形成多个第二过孔，所述第一过孔与所述第二过孔相对设置；
步骤305、在所述外部绝缘层上形成多个第三金属层图形，每个所述第三金属层图形位于相对设置的第一过孔和第二过孔之上并通过所述第一过孔和所述第二过孔连接所述第一金属层图形和第二金属层图形。
本实施例提供的薄膜金属层接线结构的制造方法制造出的薄膜金属层接线结构中，来自于第一金属层图形的电流是平均流经每个第三金属层图形的，从而避免了由于电流集中而导致的第一过孔和第二过孔之间的第三金属层图形过热熔断。
图4为本发明实施例四提供的一种薄膜金属层接线结构的制造方法的流程图，如图4所示，该方法包括：
步骤401、形成第一金属层图形。
本实施例中，可通过构图工艺形成第一金属层图形。具体地，可通过构图工艺在基板上形成第一金属层图形。例如：可通过磁控溅射的方法在基板上沉积第一金属层，该第一金属层的厚度可以为
至
该第一金属层的材料可以为钼、铝、铝镍合金、钼钨合金、铬或铜等；通过对第一金属层进行掩模版掩模、曝光和刻蚀工艺，在基板上形成第一金属层图形。。
步骤402、在第一金属层图形上形成第一绝缘层。
本实施例中，在整个基板上形成第一绝缘层，以使第一金属层图形上形成第一绝缘层，该第一绝缘层的厚度可以为
至
该第一绝缘层的材料可以为氮化硅、氧化硅或者氮氧化硅等。进一步地，在第一绝缘层上还可形成半导体层，该半导体层的厚度可以为
至
该半导体层的材料可以为非晶硅薄膜，通过对半导体层进行掩模版掩模、曝光和刻蚀工艺，在第一绝缘层上形成半导体层图形。阵列基板包括像素区和位于像素区外围的引线区。本实施例中的薄膜金属层接线结构可位于像素区或者引线区。若薄膜金属层接线结构位于像素区，则该薄膜金属层接线结构包括半导体层图形；若薄膜金属层接线结构位于引线区，则该薄膜金属层接线结构不包括半导体层图形，该半导体层被刻蚀掉。
步骤403、在第一绝缘层上形成第二金属层图形。
本实施例中，可通过构图工艺在第一绝缘层上形成第二金属层图形。具体地，通过磁控溅射的方法在第一绝缘层上沉积第二金属层，该第二金属层的厚度可以为
至
该第二金属层的材料可以为钼、铝、铝镍合金、钼钨合金、铬或铜等；通过对第二金属层进行掩模版掩模、曝光和刻蚀工艺，在第一绝缘层上形成第二金属层图形。
步骤404、在第一金属层图形和第二金属层图形上形成外部绝缘层。
本实施例中，在整个基板上形成外部绝缘层，以使第一金属层图形和第二金属层图形上形成外部绝缘层，该外部绝缘层的厚度可以为
至
该外部绝缘层的材料可以为氮化硅或二氧化硅。
步骤405、在第一绝缘层和外部绝缘层上形成多个第一过孔，该第一过孔位于第一金属层图形之上；以及在外部绝缘层上形成第二过孔，该第二过孔位于第二金属层图形之上，第一过孔与第二过孔相对设置。
本实施例中，可通过光刻工艺形成第一过孔和第二过孔。具体地，通过对外部绝缘层和第一绝缘层进行涂胶、曝光、显影、刻蚀和剥离工艺，在第一绝缘层和外部绝缘层上形成第一过孔；以及通过对外部绝缘层进行涂胶、曝光、显影、刻蚀和剥离工艺，在外部绝缘层上形成第二过孔。本实施例中，形成的第一过孔穿透第一绝缘层和外部绝缘层，形成的第二过孔穿透外部绝缘层。
本实施例中，多个第一过孔以及多个第一过孔与薄膜晶体管钝化层过孔在同步工艺中形成。
步骤406、在外部绝缘层上形成多个第三金属层图形，每个第三金属层图形位于相对设置的第一过孔和第二过孔之上并通过第一过孔和第二过孔连接第一金属层图形和第二金属层图形。
本实施例中，可通过光刻工艺在外部绝缘层上形成多个第三金属层图形。具体地，在完成步骤405的基板上沉积第三金属层，该第三金属层的厚度可以为
至该第三金属层的材料可以为ITO或者IZO等；通过对第三金属层进行涂胶、曝光、显影、刻蚀和剥离工艺，在第三金属层上形成第三金属层图形。
本实施例中，第三金属层图形与薄膜晶体管像素电极在同步工艺中形成。
本实施例中，多个第一过孔可交错排布，多个第二过孔可交错排布。
第一过孔和与第一过孔相对设置的第二过孔之间的多个第三金属层的等效电阻为并联结构。
本实施例提供的薄膜金属层接线结构的制造方法可用于制备本发明实施例中的薄膜金属层接线结构，该方法具备形成相应结构的步骤。
本实施例提供的薄膜金属层接线结构的制造方法，薄膜金属层接线结构形成有多个第一过孔、多个第二过孔和多个第三金属层图形，第一过孔形成于第一绝缘层和外部绝缘层上并位于第一金属层图形之上，第二过孔形成于外部绝缘层并位于第二金属层图形之上，第三金属层图形位于外部绝缘层之上并通过第一过孔和第二过孔连接第一金属层图形和第二金属层图形，每个第三金属层图形位于相对设置的第一过孔和第二过孔之上，来自于第一金属层图形的电流是平均流经每个第三金属层图形的，从而避免了由于电流集中而导致的第一过孔和第二过孔之间的第三金属层图形过热熔断。
图5为本发明实施例五提供的一种薄膜金属层接线结构的制造方法的流程图，如图5所示，该方法包括：
步骤501、形成第一金属层图形和第二金属层图形，该第二金属层图形与第一金属层图形同层设置且不相交。
本实施例中，可通过构图工艺形成第一金属层图形和第二金属层图形。例如：可通过磁控溅射的方法在基板上沉积金属层，该金属层的厚度可以为至
该金属层的材料可以为钼、铝、铝镍合金、钼钨合金、铬或铜等；通过对金属层进行掩模版掩模、曝光和刻蚀工艺，形成第一金属层图形和第二金属层图形。第一金属层图形和同层设置的第二金属层图形可由栅线金属层或数据金属层形成。
步骤502、在第一金属层图形和第二金属层图形之上形成外部绝缘层。
本实施例中，在整个基板上形成外部绝缘层，以使第一金属层图形和第二金属层图形上形成外部绝缘层，该外部绝缘层的厚度可以为
至
该外部绝缘层的材料可以为氮化硅或二氧化硅。
步骤503、在外部绝缘层上形成多个第一过孔和多个第二过孔，该第一过孔位于第一金属层图形之上，该第二过孔位于第二金属层图形之上，第一过孔与第二过孔相对设置。
本实施例中，可通过光刻工艺形成第一过孔和第二过孔。具体地，通过对外部绝缘层进行涂胶、曝光、显影、刻蚀和剥离工艺，在外部绝缘层上形成第一过孔和第二过孔。本实施例中，形成的第一过孔穿透外部绝缘层，形成的第二过孔穿透外部绝缘层。
步骤504、在外部绝缘层上形成多个第三金属层图形，每个第三金属层图形位于相对设置的第一过孔和第二过孔之上并通过第一过孔和第二过孔连接第一金属层图形和第二金属层图形。
本实施例中，可通过光刻工艺在外部绝缘层上形成多个第三金属层图形。具体地，在完成步骤503的基板上沉积第三金属层，该第三金属层的厚度可以为
至
该第三金属层的材料可以为ITO或者IZO等；通过对第三金属层进行涂胶、曝光、显影、刻蚀和剥离工艺，在第三金属层上形成第三金属层图形。
本实施例中，第三金属层图形与薄膜晶体管像素电极在同步工艺中形成。
本实施例中，多个第一过孔可交错排布，多个第二过孔可交错排布。
第一过孔和与第一过孔相对设置的第二过孔之间的多个第三金属层的等效电阻为并联结构。
本实施例提供的薄膜金属层接线结构的制造方法可用于制备本发明实施例中的薄膜金属层接线结构，该方法具备形成相应结构的步骤。
本实施例提供的薄膜金属层接线结构的制造方法，薄膜金属层接线结构形成有多个第一过孔、多个第二过孔和多个第三金属层图形，第一过孔形成于外部绝缘层上并位于第一金属层图形之上，第二过孔形成于外部绝缘层并位于第二金属层图形之上，第三金属层图形位于外部绝缘层之上并通过第一过孔和第二过孔连接第一金属层图形和第二金属层图形，每个第三金属层图形位于相对设置的第一过孔和第二过孔之上，来自于第一金属层图形的电流是平均流经每个第三金属层图形的，从而避免了由于电流集中而导致的第一过孔和第二过孔之间的第三金属层图形过热熔断。
本发明实施例中的阵列基板包括基板和形成于基板之上的薄膜金属层接线结构。该薄膜金属层接线结构可采用上述实施例三、实施例四或者实施例五所述的薄膜金属层接线结构的制造方法进行制造。
本发明实施例中提供的阵列基板中各层结构的形成顺序可根据需要进行并更，并且，各层结构之间还可以形成如半导体层等其他层次，本发明所要保护的阵列基板并不限于本发明各实施例以及对应附图中所示的方案，本发明提供的方案可以用于任一薄膜阵列结构引线区域不同层金属线接线位置的结构设计。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (12)
1.一种薄膜金属层接线结构，其特征在于，包括：
第一金属层图形；
第二金属层图形；
外部绝缘层，位于第一金属层图形和第二金属层图形之上；
多个第一过孔，位于第一金属层图形之上；
多个第二过孔，位于第二金属层图形之上，所述第一过孔与所述第二过孔相对设置；
多个第三金属层图形，位于所述外部绝缘层之上并通过所述第一过孔和所述第二过孔连接所述第一金属层图形和第二金属层图形，每个所述第三金属层图形位于相对设置的第一过孔和第二过孔之上。
2.根据权利要求1所述的薄膜金属层接线结构，其特征在于，多个第一过孔交错排布。
3.根据权利要求1所述的薄膜金属层接线结构，其特征在于，多个第二过孔交错排布。
4.根据权利要求1所述的薄膜金属层接线结构，其特征在于，每个所述第三金属层图形连接一个所述第一过孔和一个所述第二过孔。
5.根据权利要求1所述的薄膜金属层接线结构，其特征在于，所述第三金属层图形为条状结构。
6.根据权利要求1所述的薄膜金属层接线结构，其特征在于，连接所述第一金属层图形和第二金属层图形的多个第三金属层图形的等效电阻为并联结构。
7.一种设置有根据权利要求1～6任一所述的薄膜金属层接线结构的阵列基板，其特征在于，包括：基板和第一绝缘层；
所述第一金属层图形位于所述基板之上；
所述第一绝缘层，位于所述第一金属层图形之上；
所述第二金属层图形位于所述第一绝缘层之上。
所述多个第一过孔穿透所述第一绝缘层和所述外部绝缘层；
所述多个第二过孔穿透所述外部绝缘层。
8.根据权利要求7所述的阵列基板，包括像素区和位于所述像素区外围的引线区，其特征在于：
所述薄膜金属层接线结构形成在所述像素区或所述引线区；
所述第一金属层图形由栅金属层形成，所述第二金属层图形由数据金属层形成。
9.一种设置有根据权利要求1～6任一所述的薄膜金属层接线结构的阵列基板，其特征在于，包括：基板；
所述第一金属层图形位于所述基板之上；
所述第二金属层图形与所述第一金属层图形同层设置且不相交；
所述多个第一过孔穿透所述外部绝缘层；
所述多个第二过孔穿透所述外部绝缘层。
10.根据权利要求9所述的阵列基板，包括像素区和位于所述像素区外围的引线区，其特征在于：
所述薄膜金属层接线结构形成在所述像素区或所述引线区；所述第一金属层图形和同层设置的所述第二金属层图形由栅金属层或数据金属层形成。
11.一种薄膜金属层接线结构的制造方法，其特征在于，包括：
形成第一金属层图形和形成第二金属层图形；
在所述第一金属层图形和所述第二金属层图形上形成外部绝缘层；
在第一金属层图形之上形成多个第一过孔；
在第二金属层图形之上形成多个第二过孔，所述第一过孔与所述第二过孔相对设置；
在所述外部绝缘层上形成多个第三金属层图形，每个所述第三金属层图形位于相对设置的第一过孔和第二过孔之上并通过所述第一过孔和所述第二过孔连接所述第一金属层图形和第二金属层图形。
12.根据权利要求11所述的薄膜金属层接线结构的制造方法，其特征在于：
多个第一过孔以及多个第二过孔与薄膜晶体管钝化层过孔在同步工艺中形成；
第三金属层图形与薄膜晶体管像素电极在同步工艺中形成。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010201391.5A CN102280436B (zh) | 2010-06-09 | 2010-06-09 | 薄膜金属层接线结构及其制造方法和阵列基板 |
| US13/150,406 US8368081B2 (en) | 2010-06-09 | 2011-06-01 | Metal thin film connection structure, manufacturing method thereof and array substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010201391.5A CN102280436B (zh) | 2010-06-09 | 2010-06-09 | 薄膜金属层接线结构及其制造方法和阵列基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102280436A true CN102280436A (zh) | 2011-12-14 |
| CN102280436B CN102280436B (zh) | 2014-08-06 |
Family
ID=45095589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010201391.5A Active CN102280436B (zh) | 2010-06-09 | 2010-06-09 | 薄膜金属层接线结构及其制造方法和阵列基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8368081B2 (zh) |
| CN (1) | CN102280436B (zh) |
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| CN109309115A (zh) * | 2017-10-27 | 2019-02-05 | 武汉华星光电半导体显示技术有限公司 | 阵列基板及显示装置 |
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| US8649820B2 (en) | 2011-11-07 | 2014-02-11 | Blackberry Limited | Universal integrated circuit card apparatus and related methods |
| US8936199B2 (en) | 2012-04-13 | 2015-01-20 | Blackberry Limited | UICC apparatus and related methods |
| USD703208S1 (en) | 2012-04-13 | 2014-04-22 | Blackberry Limited | UICC apparatus |
| USD701864S1 (en) * | 2012-04-23 | 2014-04-01 | Blackberry Limited | UICC apparatus |
| USD776070S1 (en) * | 2014-03-18 | 2017-01-10 | Sony Corporation | Non-contact type data carrier |
| CN104678671B (zh) * | 2015-03-30 | 2018-12-21 | 京东方科技集团股份有限公司 | 显示基板及其制造方法和显示装置 |
| CN105261621B (zh) * | 2015-09-06 | 2018-01-30 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| CN110112143B (zh) * | 2019-04-29 | 2024-02-27 | 福建华佳彩有限公司 | 一种高分辨率amoled显示结构及其制备方法 |
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- 2010-06-09 CN CN201010201391.5A patent/CN102280436B/zh active Active
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| US10854702B2 (en) | 2017-10-27 | 2020-12-01 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Array substrate and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102280436B (zh) | 2014-08-06 |
| US20110304060A1 (en) | 2011-12-15 |
| US8368081B2 (en) | 2013-02-05 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
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