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CN102270532A - 3d电感器和变压器 - Google Patents

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CN102270532A CN2010102792238A CN201010279223A CN102270532A CN 102270532 A CN102270532 A CN 102270532A CN 2010102792238 A CN2010102792238 A CN 2010102792238A CN 201010279223 A CN201010279223 A CN 201010279223A CN 102270532 A CN102270532 A CN 102270532A
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Abstract

根据实施例，一种半导体器件包括半导体晶片、中介层以及将半导体晶片结合至中介层的导电凸块。半导体晶片包括第一金属化层，并且第一金属化层包括第一导电图案。中介层包括第二金属化层，并且第二金属化层包括第二导电图案。一些导电凸块将第一导电图案电连接至第二导电图案以形成线圈。其他实施例考虑线圈、电感器和/或变压器的其他结构，并考虑多种制造方法。

Description

3D电感器和变压器
技术领域
本发明总的来说涉及三维(3D)电感器及其制造方法，更具体地，涉及在半导体封装中使用中介层的3D电感器和/或变压器及制造方法。
背景技术
因为集成电路(IC)的发明，半导体工业由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度连续提高而经历了连续快速的发展。就绝大部分而言，这种集成密度的提高归因于最小部件尺寸的重复减小，这使得更多组件集成到给定区域中。
这些集成改进本质上基本为二维(2D)的，这是因为被集成组件占用的体积主要在半导体晶圆的表面上。尽管光刻的显著改进导致2D IC形成的显著改进，但存在对可以二维实现的密度的物理限制。这些限制之一为需要制造这些组件的最小尺寸。此外，当将更多的器件放到一个芯片中时，要求更加复杂的设计。
尤其在射频(RF)和混合信号设计中，常用电感器和变压器。然而，这些组件的2D集成通常要求在IC产品中的大量芯片区域。此外，因为一般期望减小这些部件尺寸，所以这些组件中的金属线尺寸也会减小，由此增加了金属线的阻抗。增加的阻抗又会降低这些电感器和变压器的品质(Q)因数。此外，在芯片或晶片上具有电感器和变压器会引起电感器和变压器的磁通量穿过芯片。磁通量可以与芯片中的器件(诸如晶体管、金属线和/或互连)连接，从而产生不需要的噪声。因此，本领域需要克服所提出的这些缺陷。
发明内容
根据一个实施例，一种半导体器件包括半导体晶片、中介层以及将半导体晶片结合到中介层的导电凸块(conductive bump)。半导体晶片包括第一金属化层，并且第一金属化层包括第一导电图案。中介层包括第二金属化层，并且第二金属化层包括第二导电图案。导电凸块中的一些将第一导电图案电连接至第二导电图案以形成线圈(coil)。
其中，所述第一导电图案和所述第二导电图案中的每一个都包括至少两条轨迹链路，其中，所述第一导电图案和所述第二导电图案之一的至少两条轨迹链路是横向链路，所述横向链路中的每一个都连接所述第一导电图案和所述第二导电图案中另一个的至少两条轨迹链路的各个相邻对。
其中，所述第一导电图案和所述第二导电图案中的每一个都包括环形的导电材料。
其中，所述中介层还包括其上为所述第二金属化层的基板，并且所述中介层还包括穿透所述基板的贯穿基板通孔，所述贯穿基板通孔电连接至所述第二导电图案。
其中，所述半导体晶片还包括第三金属化层，所述第一金属化层在所述第三金属化层上，其中，所述第三金属化层包括第三导电图案，以及所述中介层还包括第四金属化层，所述第二金属化层在所述第四金属化层上，其中，所述第四金属化层包括第四导电图案，其中，所述第三导电图案电连接至所述第四导电图案以形成环绕所述线圈的外线圈，所述线圈为内线圈。
该半导体器件还包括：所述中介层中的基板，所述第二金属化层在所述基板与所述半导体晶片相对的表面上；以及贯穿基板通孔，延伸通过所述基板，所述贯穿基板通孔将所述第一导电图案电连接至所述第二导电图案。
另一个实施例为中介层。中介层包括基板、基板的第一侧上的第一金属化层、第一金属化层上的第二金属化层、基板的第二侧上的第三金属化层、第三金属化层上的第四金属化层以及延伸穿过基板的贯穿基板通孔(Through Substrate Via，TSV)。第一金属化层包括第一导电图案，以及第二金属化层包括第二导电图案。第二侧与第一侧相对。第三金属化层包括第三导电图案，以及第四金属化层包括第四导电图案。至少一个TSV将第一导电图案和第二导电图案之一电连接至第三导电图案和第四导电图案之一以形成第一线圈。至少另一个TSV将第一导电图案和第二导电图案之一电连接至第三导电图案和第四导电图案之一以形成第二线圈。
其中，所述第一导电图案、所述第二导电图案、所述第三导电图案和所述第四导电图案中的每一个都包括至少两条轨迹链路，其中，所述第一导电图案和所述第二导电图案中的每一个的至少两条轨迹链路是横向轨迹，其中，所述至少一个TSV将所述第一导电图案连接至所述第三导电图案和所述第四导电图案之一，以及其中，所述至少一个其他TSV将所述第二导电图案电连接至所述第三导电图案和所述第四导电图案中的另一个。
其中，所述至少一个TSV将所述第一导电图案电连接至所述第三导电图案，以及其中，所述至少一个其他TSV将所述第二导电图案电连接至所述第四导电图案。
其中，所述第一导电图案和所述第三导电图案中的每一个都包括环形，其中，所述至少一个TSV将所述第一导电图案电连接至所述第三导电图案，以及其中，所述至少一个其他TSV将所述第一导电图案电连接至所述第三导电图案。
其中，所述第二导电图案和所述第四导电图案中的每一个都包括交叉链路。
其中，所述第一线圈为由所述第二线圈包围的内线圈。
又一实施例为用于形成半导体器件的方法。该方法包括：提供半导体晶片；提供中介层；以及使用导电凸块将半导体晶片结合至中介层。半导体晶片包括第一基板和第一基板之上的第一电介质层，并且第一电介质层具有第一导电图案。中介层包括第二基板和第二基板之上的第二电介质层，并且第二电介质层具有第二导电图案。至少一个导电凸块将第一导电图案电连接至第二导电图案以形成线圈。
该方法还包括：形成延伸通过所述第二基板的贯穿基板通孔(TSV)，所述TSV电连接至所述第二导电图案。
其中，所述第一导电图案包括在第一方向上延伸的至少两条轨迹链路，以及所述第二导电图案包括在与所述第一方向不同的第二方向上延伸的至少两条轨迹链路。
所述第一导电图案和所述第二导电图案中的每一个都包括环形。
再一实施例为用于形成半导体结构的方法。该方法包括：提供基板；形成延伸穿过基板的贯穿基板通孔(TSV)；在基板的第一侧上形成第一电介质层；在第一电介质层上形成第二电介质层；在基板与第一侧相对的第二侧上形成第三电介质层；以及在第三电介质层上形成第四电介质层。第一电介质层具有第一导电图案，以及第二电介质层具有第二导电图案。第三电介质层具有第三导电图案，以及第四电介质层具有第四导电图案。至少一个TSV将第一导电图案和第二导电图案之一电连接至第三导电图案和第四导电图案之一以形成第一线圈。至少另一个TSV将第一导电图案和第二导电图案之一电连接至第三导电图案和第四导电图案之一以形成第二线圈。
附图说明
为了更完整地理解本发明的实施例及其优点，结合附图进行以下描述作为参考，其中：
图1是根据一个实施例的使用中介层的3D结构；
图2A至图2D示出了根据实施例的一部分3D结构的各种视图；
图3A至图3D示出了根据另一实施例的一部分3D结构的各种视图；
图4是根据实施例的形成图2A至图2D的实施例的方法；
图5是根据另一实施例的形成图3A至图3D的实施例的方法；
图6A至图6H示出了根据又一实施例的一部分3D结构的各种视图；
图7A至图7D示出了根据再一实施例的一部分3D结构的各种视图；
图8是根据实施例的形成图6A至图7D的实施例的方法；
图9A和图9B示出了根据再一实施例的一部分3D结构的各种视图；以及
图10A和图10B示出了根据再一实施例的一部分3D结构的各种视图。
具体实施方式
下面描述本发明实施例的制造和使用。然而，应该理解，本公开提供了可以在各种具体环境下实现的许多可应用的发明思想。所讨论的具体实施例仅仅是制造和使用所公开主题的具体方式的示例，并不用于限制不同实施例的范围。
参照具体环境(即，具有包括电感器和/变压器的中介层的三维(3D)半导体结构和/或封装)来描述实施例。然而，其他实施例也可以应用于其他3D结构。
图1示出了根据实施例的包括使用中介层14的电感器和/或变压器的3D结构10。在图1中，示出了根据实施例的中介层14的截面图，其中，第一集成电路晶片12经由导电凸块20附接至中介层14的第一侧，以及第二集成电路晶片16经由导电凸块20附接至中介层14的第二侧。导电凸块20可包括凸块、球、柱、圆柱等，并且可以包括例如直径为大约5微米至大约50微米的微凸块。
中介层14还附接至基板18，基板18例如可以为封装基板、另一晶片(die)/晶圆(wafer)、印刷电路板、高密度互连等。中介层14中的贯穿基板通孔(TSV)22在第一集成电路晶片12与第二集成电路晶片16之间提供电连接，以及经由导电凸块24在基板18与第一集成电路晶片12和第二集成电路晶片16中的一个或二者之间提供电连接。基板18可包括其他TSV、导电凸块和/或组件，并且可以进一步连接至其他基板。
第一集成电路晶片12和第二集成电路晶片16可以为用于特定应用的任何适当的集成电路晶片。例如，第一集成电路晶片12和第二集成电路晶片16之一可以为诸如RF/混合信号集成电路、RF/混合信号微电子机械系统(HEMS)设计等的射频(RF)芯片。
图2A至图2D示出了根据实施例的图1所示一部分3D结构的各种视图，其中，该部分包括线圈或电感器。图2A至图2D的描述可以相互参考。图2D是3D结构的该部分的简化3D视图，以及图2A至图2C是各种2D视图。具体地，图2B是集成电路晶片12/16中的第一导电图案42的平面图，以及图2C是中介层14中的第二导电图案54的平面图。图2A是沿着在图2B至图2D中所示的2A-2A线所截取的截面图。
图2A示出了第一集成电路晶片12或第二集成电路晶片16(表示为“集成电路晶片12/16”)以及中介层14。集成电路晶片12/16包括顶部金属化层40，其中，第一轨迹链路(trace link)42a、42b和42c(统称为“第一导电图案42”)被图案化。顶部金属化层40可以为任何电介质层，诸如硼磷硅玻璃(BPSG)、氧化硅、氮化硅、氮氧化硅、未掺杂硅酸盐玻璃(USG)、它们的任何组合等。第一导电图案42可以为任何导电材料，诸如铜、镍、铝、钨、钛、它们的任何组合等。顶部金属化层40被钝化层44所覆盖。钝化层44可以为氧化硅、氮化硅、氮氧化硅、它们的任何组合等。通过第一导电图案42之上的钝化层44中的开口形成底层凸块金属焊盘46。底层凸块金属焊盘46可以为金属，诸如铜、镍、钨、钛、金、它们的任何组合等。在底层凸块金属焊盘46上形成导电凸块20a、20b和20c(统称为20)。导电凸块20可以为无铅焊料、共熔铅、导电柱(诸如铜柱)等。
图2A还示出了基板56之上的中介层14的前侧金属化层52，其可以为硅并具有大约50微米的厚度。第二轨迹链路54a、54b和54c(统称为“第二导电图案54”)被图案化到前侧金属化层52中。钝化层50在前侧金属化层52之上，并且通过第二导电图案54之上的钝化层50形成底层凸块金属焊盘48。前侧金属化层52可以为任何电介质层，诸如BPSG、氧化硅、氮化硅、氮氧化硅、USG、它们的任何组合等。第二导电图案54可以为任何导电材料，诸如铜、镍、铝、钨、钛、它们的任何组合等。钝化层50可以为氧化硅、氮化硅、氮氧化硅、它们的任何组合等。可选TSV 22a被示出连接至第二轨迹链路54c。TSV 22a可以将该结构连接至另一集成电路晶片、基板18和/或其他组件。应该注意，集成电路晶片12/16中的顶部金属化层40以及中介层14中的前侧金属化层52可以是在金属化层40或52与底层凸块金属焊盘46或48之间具有任何互连结构的任何金属化层。将金属化层40和52示为顶层仅仅是为了说明和描述的简单。
图2B是集成电路晶片12/16中的第一导电图案42的平面图。图2B还示出了表视图2A中示出的截面的线2A-2A。第一轨迹链路42a、42b和42c中的每一个都在两个方向上纵向延伸。例如，第一轨迹链路42a在第一轨迹链路42a的相对端60a和62a附近基本上仅在y方向上延伸，但是还在与y轴成角的方向上延伸，由此在第一轨迹链路42a的其他区域中利用x和y方向分量进行延伸。第一轨迹链路42b和42c类似地用相对端60b、60c、62b和62c进行图案化。
图2C是中介层14中的第二导电图案54的平面图。图2C示出了图2A中示出的截面的线2A-2A。第二轨迹链路54a、54b和54c中的每一个都纵向地在y方向上延伸。第二轨迹链路54a包括端部64a，以及第二轨迹链路54b和54c分别包括端部64b和66b以及64c和66c。
图2D是集成电路晶片12/16中的第一导电图案42、导电凸块20以及中介层14中的第二导电图案54的简化3D图。第二轨迹链路54a的端部64a通过导电凸块20a连接至第一轨迹链路42a的端部60a。第一轨迹链路42a的端部62a通过导电凸块(未示出)连接至第二轨迹链路54b的端部66b，以及第二轨迹链路54b的端部64b通过导电凸块20b连接至第一轨迹链路42b的端部60b。第一轨迹链路42b的端部62b通过导电凸块(未示出)连接至第二轨迹链路54c的端部66c，以及第二轨迹链路54c的端部64c通过导电凸块20c连接至第一轨迹链路42c的端部60c。在该配置中，第一导电图案42、第二导电图案54和导电凸块20形成电感器。此外，从图2D可以看出，第一轨迹链路42a、42b和42c中的每一个都在两个方向上延伸，使得每个都可以连接各对相邻平行的第二轨迹链路54a、54b和54c。因此，第一轨迹链路42a、42b和42c中的每一个都被看作是横向链路。
图3A至图3D通过使用金属化层中的螺旋图案示出了根据另一实施例的图1所示的3D结构的一部分的各种视图，其中，该部分包括线圈或电感器。图3A至图3D彼此之间可以参照。图3D是3D结构的该部分的简化3D图，以及图3A至图3C是各种2D视图。具体地，图3B是集成电路晶片12/16中的第一导电图案80的平面图，以及图3C是中介层14中的第二导电图案84的平面图。图3A是沿着图3B至图3D所示的线3A-3A所截取的截面图。
图3A是截面图，并且进一步示出了集成电路晶片12/16中的顶部金属化层40中的第一半外环80a、第二半外环80b、和内环80c(统称为“第一导电图案80”)、顶部金属化层40之下的第一金属化层82以及在第一金属化层82之下具有交叉链路92的第二金属化层83的部分。图3A还示出了中介层14中的前侧金属化层52中的环84(还被称为“第二导电图案84”)、前侧金属化层52之下的附加前侧金属化层86、以及将第二导电图案84连接至可选TSV 22a的互连结构88的部分。
现在，将参照如图3B所示的集成电路晶片12/16中的第一导电图案80的平面图、如图3C所示的中介层14中的第二导电图案84的平面图以及图3D中的简化3D图来描述3D结构。参照图3B和图3D，第一导电图案80以八角形的形状形成双环。双环起始于第一半外环80a的端部91a，并延伸通过外环的一半周长到达端部90a。在端部90a处，第一半外环80a通过导电凸块20a(在图3D中没有具体示出)电连接至环84的端部94a。
参照图3C和图3D，环84起始于端部94a，并且以八边形的环形延伸直到其接近端部94a并横跨内部区域到端部94b。如图3D所示，环84的端部94b通过导电凸块20b电连接至双环中的内环80c的端部90d。参照图3B和图3D，从端部90d开始，内环80c在内圆周周围延伸到端部90c。然后，内环80c的端部90c通过交叉链路92电连接至第二半外环80b的端部90b。交叉链路92可包括在图3A所示的第一和第二金属化层82和83中的互连结构，但是还可以形成在其他金属化层之间。从端部90b开始，第二半外环80b沿着外环的剩余一半圆周延伸到端部91b。注意，环的形状不限于八边形，而是还可以为三角形、圆形、六边形等。
在参照图2A至图3D所讨论的配置中，可使用导电凸块作为电感器线圈的一部分在中介层和集成电路晶片上的金属化层之间形成电感器。使用这些结构会使得电感器要求在集成电路晶片上形成较大区域。此外，使用图2A至图2D中的实施例，由电感器产生的磁通量可以在与集成电路晶片的外表面(其上形成导电凸块)平行的方向上被更多地引导，由此减少透过集成电路晶片基板的磁通量。这可以减少其他器件与集成电路晶片上的组件之间的寄生耦合。使用图3A至图3D中的配置，还可以减少寄生耦合，这是因为可进一步从其他器件与集成电路晶片上的组件去除电感器。这些实施例的另一个优点在于：中介层上使用的导电材料的尺寸可以比集成电路晶片上的金属化层中所使用的金属更大并且更厚，例如，导电材料可以为9K金属层。因此，这些实施例可以实现较高的品质(Q)因子。此外，可以更加廉价地形成这些实施例。
图4是形成图2A至图2D所示的实施例的方法。参照图4所讨论的步骤可以以各种顺序执行，并且这里所讨论的任何顺序仅仅是为了说明实施例而已。在步骤502中，提供第一基板。第一基板可以为集成电路晶片，诸如处理期间的第一集成电路晶片12或第二集成电路晶片16。例如，第一基板可以为体硅(bulk silicon)，其上形成有有源器件和无源器件，任何数量的金属化层电介质或层间电介质(ILD)及其结合形成在体硅上。
在步骤504中，在第一基板之上形成金属化层。金属化层可以为电介质层，诸如BPSG、氧化硅、氮化硅、氮氧化硅、USG等，并且可以使用化学汽相沉积(CVD)技术来形成。在步骤506中，在金属化层中形成第一导电图案。该图案可通过标准光刻和沉积技术来形成以形成例如图2B所示的图案。可以使用镶嵌或双镶嵌工艺。光刻胶可形成在金属化层之上并使用光刻掩模进行图案化。可使用蚀刻在金属化层中形成开口。第一导电图案可包括使用例如CVD技术沉积在开口中的导电材料。导电材料可以为铜、镍、铝、钨、钛、它们的组合等等。使用化学机械抛光(CMP)来去除过量的导电材料并对金属化层进行平面化。
在步骤508中，在金属化层之上形成钝化层。注意，可以在金属化层和钝化层之间形成诸如其他金属化层的插入层(intervening layer)。钝化层可以为电介质层(诸如氧化硅、氮化硅、氮氧化硅、它们的组合等)，并且可以使用CVD技术来形成。可使用例如基于聚合物的材料在钝化层之上形成又一钝化层。在步骤510中，形成底层凸块焊盘电连接至第一导电图案。这还可以包括在钝化层之上形成光刻胶，使用光刻掩模对形成有底层凸块焊盘的光刻胶进行图案化，并蚀刻钝化层来形成开口。例如通过使用CVD技术，可以将金属(诸如铜、镍、钨、钛、金、其组合等)共形地沉积在钝化层之上并且到开口中。过量的金属可通过形成并图案化光刻胶以及蚀刻露出的金属来去除。
在步骤512中，提供第二基板。该基板可以为体硅基板等。在步骤514中，在第二基板中形成TSV。例如，可以通过对第二基板的前表面进行一个或多个蚀刻工艺、研磨、激光技术等来使开口被形成为延伸到第二基板中。开口可以填充有导电材料。导电材料可包括例如，铜、钨、铝、银、其组合等，通过电化学电镀工艺来形成，从而形成TSV。
在步骤516中，在第二基板的前表面上形成前侧金属化层。前侧金属化层可以为电介质，诸如BPSG、氧化硅、氮化硅、氮氧化硅、USG等，并且可以使用CVD技术来形成。应该注意，前侧金属化层可以被形成为与第二衬底或可设置在第二基板与前侧金属化层之间的其他层(诸如其他金属化层)相邻。此外，诸如更多金属化层的其他层可以形成在前侧金属化层上。在步骤518中，在前侧金属化层中形成第二导电图案。第二导电图案可通过标准光刻和沉积技术来形成以形成例如图2C所示的图案。可以使用镶嵌或双镶嵌工艺。光刻胶可形成在金属化层之上并使用光刻掩模进行图案化。可使用蚀刻在金属化层中形成开口。可使用例如CVD技术在开口中沉积导电材料。导电材料可以为铜、镍、铝、钨、钛、其组合等等。使用CMP来去除过量的导电材料并对金属化层进行平面化。一部分导电材料可以电连接至步骤514中形成的TSV。
在步骤520中，在前侧金属化层之上形成钝化层。注意，可以在金属化层和钝化层之间形成诸如其他金属化层的插入层。钝化层可以为电介质层(诸如氧化硅、氮化硅、氮氧化硅、其组合等)，并且可以使用CVD技术来形成。可使用例如基于聚合物的材料在钝化层之上形成又一钝化层。在步骤522中，形成底层凸块焊盘电连接至第二导电图案。这还可以包括在钝化层之上形成光刻胶，使用光刻掩模对形成有底层凸块焊盘的光刻胶进行图案化，并蚀刻钝化层来形成开口。可以例如通过使用CVD技术，将金属(诸如铜、镍、钨、钛、金、其组合等)共形地沉积在钝化层之上并且到开口中。过量的金属可通过形成并图案化光刻胶以及蚀刻露出的金属来去除。
在步骤524中，导电凸块被结合至步骤510中形成的第一基板上的底层凸块焊盘以及步骤522中形成的第二基板上的底层凸块焊盘。这可以使用可接受的焊接技术来执行，并且导电凸块可以为无铅焊料、共晶铅、铜柱等。因此，第一基板可以结合至第二基板，诸如为倒装芯片配置。第一基板可以为上面讨论的第一集成电路晶片12或第二集成电路晶片16之一。第二基板可以为完成的中介层14或者中间处理的未完成中介层。例如，如果第二基板为未完成中介层，则第二基板的背面可以减薄以通过背面露出一部分TSV。金属化层可形成在背面(其中形成有互连和其他器件)上，并且一些互连和/或器件可以电连接TSV中的一些。另一集成电路晶片可结合至完成的中介层，并且进行第一基板和集成电路晶片之间的连接。中介层还可以连接至其他基板，诸如印刷电路板(PCB)。本领域的技术人员可以容易地理解其他细节，因此这里为了简便而省略。
图5是形成图3A至图3D所示的实施例的方法。参照图5所讨论的步骤可以以各种顺序执行，并且这里所讨论的任何顺序仅仅是为了说明实施例而已。此外，图5中的一些步骤与参照图4所讨论的类似，为了简单，在图5的讨论中省略了这些步骤的细节。
在步骤602中，类似于上述步骤502，提供第一基板。在步骤604中，在第一基板之上形成第一金属化层，以及在步骤606中，形成诸如图3B中的交叉链路92的第一导电图案。在步骤608中，在第一金属化层之上形成第二金属化层，以及在步骤610中，形成诸如图3B中的第一导电图案80的第二导电图案。在步骤612中，在第二金属化层之上形成钝化层。在步骤614中，形成底层凸块焊盘以通过钝化层电连接第二导电图案。
在步骤616中，类似于上述步骤512，提供第二基板。类似于步骤514，在步骤618中，在第二基板的前表面上中形成第一前侧金属化层TSV，以及。在步骤620中，在第二基板的前表面上形成第一前侧金属化层，并且在步骤622中，形成诸如图3A中的互连结构88的第三导电图案。在步骤624中，在第一前侧金属化层之上形成第二前侧金属化层，以及在步骤626中，形成诸如图3C中的第二导电图案84的第四导电图案。在步骤628中，在第二前侧金属化层之上形成钝化层。在步骤630中，形成底层凸块焊盘以通过钝化层电连接至第四导电图案。在步骤632中，导电凸块被结合至步骤614中形成的第一基板上的底层凸块焊盘以及步骤630中形成的第二基板上的底层凸块焊盘。如上面所讨论的，可以在第二基板上执行进一步处理。
图6A至图6C示出了根据又一实施例的图1所示的3D结构的一部分的各种截面图，该3D结构包括线圈、电感器和/或变压器。为了更清楚地理解，图6A至图6H可以相互参照。图6H是3D结构的该部分的简化3D视图，以及图6A至图6G为各种2D视图。具体地，图6D是第二前侧金属化层106中的第二导电图案114的平面图，以及图6G是第二背侧金属化层108中的第四导电图案116的平面图。图6D和图6G中的导电图案形成外线圈的一部分。图6E是第一前侧金属化层102中的第一导电图案110和接触焊盘118的平面图，以及图6F是第一背侧金属化层104中的第三导电图案112和接触焊盘120的平面图。图6E和图6F中的导电图案形成内线圈的一部分。图6A、图6B和图6C中的每一个都是分别沿着图6D至图6G所示的线6A-6A、6B-6B和6C-6C所截取的截面图。此外，图6A至图6H中的类似参考标号表示相同的组件。
参照图6A，示出了中介层14的基板100。虽然该基板可以为任何材料，但是在该实施例中，基板100可以为硅，其中，第一集成电路晶片12和第二集成电路晶片16由硅形成。应该注意，基板100的材料可以是与形成任何集成电路晶片以减小热膨胀(CTE)系数失配相同的材料。第一前侧金属化层102在基板100的前表面之上，以及第二前侧金属化层106在第一前侧金属化层102之上。第一背侧金属化层104在基板100的后表面上，并且第二背侧金属化层108在第一背侧金属化层104上。金属化层可以为任何电介质材料，例如BPSG、氧化硅、氮化硅、氮氧化硅、USG、其组合等。
第一轨迹链路110a、110b和110c(统称为“第一导电图案110”)被图案化并形成在第一前侧金属化层102中，以及第二轨迹链路114a、114b和114c(统称为“第二导电图案114”)被图案化并形成在第二前侧金属化层106中。第三轨迹链路112b和112c(统称为“第三导电图案112”)被图案化并形成在第一背侧金属化层104中，以及第四轨迹链路116b和116c(统称为“第四导电图案116”)被图案化并形成在第二背侧金属化层108中。导电图案110、112、114和116可包括金属，诸如铜、镍、铝、钨、钛、其组合等等。TSV 22e穿透基板100以将第一轨迹链路110b连接至第三轨迹链路112b，以及TSV 22f穿透基板100以将第一轨迹链路110c连接至第三轨迹链路112c。
在图6B的视图中，示出了接触焊盘118b和118c(统称为118)形成在第一前侧金属化层102中，以及接触焊盘120b和120c(统称为120)形成在第一背侧金属化层104中。接触焊盘118和120可以是分别与第一导电图案110和第三导电图案112相同的材料。第二轨迹链路114b通过第二前侧金属化层106中的通孔122b连接至接触焊盘118b。TSV 22k穿透基板100以将接触焊盘11Sb连接至接触焊盘120b。接触焊盘120b通过第二背侧金属化层108中的通孔124b连接至第四轨迹链路116b。类似地，第二轨迹链路114c、通孔122c、接触焊盘118c、TSV 22m、接触焊盘120c、通孔124c以及第四轨迹链路116c电连接在一起。
参照图6C，还示出了通孔122d、接触焊盘118d、TSV 22g和22n、接触焊盘120d以及通孔124d。通孔122d在第二前侧金属化层106中，并将第二轨迹链路114a连接至第一前侧金属化层102中的接触焊盘118d。TSV22n穿透基板100以将接触焊盘118d连接至第一背侧金属化层104中的接触焊盘120d。通孔124d在第二背侧金属化层108中，并将第四轨迹链路116a连接至接触焊盘120d。TSV 22g将第一轨迹链路110a连接至第三轨迹链路112b。
图6D示出了第二前侧金属化层106中的第二导电图案114的平面图。第二轨迹链路114a、114b和114c中的每一个都在两个方向上纵向延伸。例如，第二轨迹链路114a在第二轨迹链路114a的相对端138a和140a附近基本上仅在一个第一方向上延伸，但是还在第二轨迹链路114a的其他区域中在与第一方向成角的第二方向上延伸。第二轨迹链路114b和114c被类似图案化，具有相对端138b、138c、140b和140c。如参照图6H更加详细讨论的，第二轨迹链路114a、114b和114c中的每一个都可以为外线圈的横向链路。
图6E示出了第一前侧金属化层102中的第一导电图案110和接触焊盘118的平面图。与图6D中的第一导电图案114类似，第一轨迹链路110a、110b和110c中的每一个都在两个方向上纵向延伸，具有相对端130a、130b、130c、132a、132b和132c。接触焊盘118位于形成第一导电图案110的区域的外侧。接触焊盘118b在第二轨迹链路114b的端部138b之下对准，以及接触焊盘118c在第二轨迹链路114c的端部138c之下对准。接触焊盘118d在第二轨迹链路114a的端部140a之下对准，以及118e在第二轨迹链路114b的端部140b之下对准。如参照图6H更加详细讨论的，第一轨迹链路110a、110b和110c中的每一个都可以为内线圈的横向链路。
图6F示出了第一背侧金属化层104中的第三导电图案112和接触焊盘120的平面图。第三轨迹链路112b和112c中的每一个都在与图6D中的第二导电图案114的端部138和140以及图6E中第一导电图案110的端部130和132相同的第一方向上纵向延伸。第三轨迹链路112b和112c分别包括端部134b和136b以及134c和136c。接触焊盘120位于具有第三导电图案112所在区域的外侧，并且如参照图6G所讨论的那样对准。第三轨迹链路112b和112c中的每一个都可以为内线圈的直链路。
图6G示出了第二背侧金属化层108中的第四导电图案116的平面图。第四轨迹链路116b和116c中的每一个都在与图6F中的第三轨迹链路112b和112c相同的第一方向上纵向延伸。第四轨迹链路116b和116c分别包括端部142b和144b以及142c和144c。图6F中的接触焊盘120b与第四轨迹链路116b的端部142b对准，以及接触焊盘120c与第四轨迹链路116c的端部142c对准。接触焊盘120d与第四轨迹链路116b的端部144b对准，以及接触焊盘120e与第四轨迹链路116c的端部144c对准。第四轨迹链路116b和116c中的每一个都可以为外线圈的直链路。
图6H是导电材料、TSV、接触焊盘和通孔的结构的3D视图。该结构包括两个线圈-内线圈和外线圈。首先将描述外线圈。第二轨迹链路114a的端部138a可电连接至其他结构，诸如互连结构、通孔、TSV、集成电路晶片等。第二轨迹链路114a的端部140a连接至通孔122d(未示出)，通孔122d连接至接触焊盘118d。接触焊盘118d通过TSV 22n连接至接触焊盘120d(未示出)。接触焊盘120d通过通孔124d连接至第四轨迹链路116b的端部144b。第四轨迹链路116b的端部142b通过通孔124b连接至接触焊盘120b。接触焊盘120b通过TSV 22k连接至接触焊盘118b。接触焊盘118b通过通孔122b连接至第二轨迹链路114b的端部138b。第二轨迹链路114b的端部140b连接至通孔122e(未示出)，通孔122e连接至接触焊盘118e。接触焊盘118e通过TSV 22o连接至接触焊盘120e(未示出)。接触焊盘120e(未示出)通过通孔124e连接至第四轨迹链路116c的端部144c。第四轨迹链路116c的端部142c通过通孔124c连接至接触焊盘120c。接触焊盘120c通过TSV 22m连接至接触焊盘118c。接触焊盘118c通过通孔122c连接至第二轨迹链路114c的端部138c。第二轨迹链路114c的端部140c可电连接至其他结构，诸如互连结构、通孔、TSV、集成电路晶片等。从图6H可以看出，第二轨迹链路114a、114b和114c中的每一个都在两个方向上延伸，使得每一个都可以连接各对相邻的平行的第四轨迹链路116b和116c。因此，第二轨迹链路114a、114b和114c中的每一个都可以被看作是横向链路。
现在描述内线圈。第一轨迹链路110a的端部130a可电连接至其他结构，诸如互连结构、通孔、TSV、集成电路晶片等。第一轨迹链路110a的端部132a通过TSV 22g连接至第三轨迹链路112b的端部136b。第三轨迹链路112b的端部134b通过TSV 22e连接至第一轨迹链路110b的端部130b。第一轨迹链路110b的端部132b通过TSV 22h连接至第三轨迹链路112c的端部136c(未示出)。第三轨迹链路112c的端部134c通过TSV 22f连接至第一轨迹链路110c的端部130c。第一轨迹链路110c的端部132c可电连接至其他结构，诸如互连结构、通孔、TSV、集成电路晶片等。从图6H可以看出，第一轨迹链路110a、110b和110c中的每一个都在第二方向上延伸，使得每一个都可连接各对相邻平行的第三轨迹链路112b和112c。因此，第一轨迹链路110a、110b和110c中的每一个都被看作是横向链路。
图7A至图7D示出了根据又一实施例的图1所示的3D结构的一部分的各种视图，该3D结构包括线圈、电感器和/或变压器。为了更好地理解，图7A至图7D可以相互参考。图7D是3D结构的该部分的简化3D图，以及图7A至图7C是各种2D视图。具体地，图7B是第一和第二前侧金属化层202和206中的导电图案的平面图，以及图7C是第一和第二背侧金属化层204和208中的导电图案的平面图。图7A是沿着图7B至图7D中所示的线7A-7A截取的截面图。此外，图7A至图7D中的类似参考标号表示相同的组件。
图7A示出了图1所示的3D结构的一部分的截面图。图7A示出了基板200，第一前侧金属化层202形成在基板200的前表面上，第二前侧金属化层206形成在第一前侧金属化层202上。第一背侧金属化层204形成在基板200的与第一表面相对的第二表面上，第二背侧金属化层208形成在第一背侧金属化层204上。第一螺线210a和210b(统称为“第一螺旋图案210”)的部分在第一前侧金属化层202中，以及第三螺线212a和212b(统称为“第三螺旋图案212”)的部分在第一背侧金属化层204中。TSV22q可穿透基板200，以将第一螺线210a的第一部分连接至第三螺线212a的第一部分，以及TSV 22r可穿透基板200，以将第一螺线210b的第二部分连接至第三螺线212b的第二部分。
图7B示出了第一螺旋图案210、第二螺线216a和216b(统称为“第二螺线图案216”)的部分以及第一和第二前侧金属化层202和206中的其他图案。线7A-7A示出7A中的截面图。第一螺线210a的第一部分的端部218a从与外围垂直的方向上由第一螺旋图案210和第二螺线图案216(统称为“第一导电图案210/216”)形成的环的外围延伸。第一螺线210a的第一部分在其穿过内环(其沿着内环的整个圆周延伸)之前，沿着外环的一半圆周延伸。在完成内环时，第一螺线210a的第一部分连接至交叉链路214(参见图7D的交叉链路214的3D视图)。交叉链路214在第二前侧金属化层206中，并且可包括连接至第一螺线210a的第一部分的通孔、连接至该通孔的金属线以及连接至该金属线和第一螺线210b的第二部分的另一通孔。然后，第一螺线210b的第二部分从外环的第二半圆周周围的交叉点延伸，直到其从端部218a周围的端部218b处的外围垂直延伸。
图7B还示出了第二螺线216a和216b的部分。在端部222a，第二螺线216a的第一部分从外环与第一螺线图案210垂直延伸相对之处的外围垂直延伸。然后，第二螺线216a的第一部分在中间环中以及中间环的圆周周围延伸。在交叉点处，第二螺线216a的第一部分连接至第二前侧金属化层206中的交叉链路220(参见图7D的交叉链路220的3D视图)。交叉链路220类似于交叉链路214。然后，交叉链路220连接至第二螺线216b的第二部分的端部222b，其从端部222a附近的外环的外围垂直延伸。
图7C示出了第三螺旋图案212、第四螺线的部分226a和226b(统称为“第四螺旋图案226“)以及第一和第二背侧金属化层204和208中的其他图案。线7A-7A表示图7A中的截面图。端部228a和228b分别从第三螺旋图案212和第四螺线图案226(统称为”第二导电图案212/226”)的外围垂直延伸的第三螺线212a和212b的第一和第二部分、以及端部232a和232b分别从第二导电图案212/226的外围垂直延伸的第四螺线226a和226b的第一和第二部分类似于图7B中的第一和第二螺旋图案210和216。交叉链路224将第三螺线212a的第一部分连接至第三螺线212b的第二部分，以及交叉链路230将第四螺线226a的第一部分连接至第四螺线226b的第二部分。交叉链路224和交叉链路230形成在第二背侧金属化层208中(参见图7D的交叉链路224和230的3D视图)。
图7D示出了第一和第二导电图案210/216和212/226、交叉链路214、220、224和230、以及可能TSV的3D视图。在该配置中，TSV 22q可将端部218a处的第一螺线210a的第一部分连接至端部228a处的第三螺旋212a的第一部分，以及TSV 22r可将端部218b处的第一螺线210b的第二部分连接至端部228b处的第三螺旋212b的第二部分。类似地，TSV 22s可将端部222a处的第二螺线216a的第一部分连接至端部232a处的第四螺旋226a的第一部分，以及TSV 22t可将端部222b处的第二螺线210b的第二部分连接至端部232b处的第四螺旋226b的第二部分。不期望TSV 22q、22r、22s和22t都存在。一种配置可包括TSV 22r和22s但是不包括TSV 22q和22t，并且另一种配置可包括TSV 22q和22t但是不包括TSV 22r和22s。螺线的任何端部都可电连接至其他结构，诸如互连结构、通孔、TSV、集成电路晶片等。
因此，图6A至图7D的结构可以形成变压器。电感器可用于形成这些变压器，并且可将将TSV用作电感器感应线圈的一部分在中介层上的金属化层上形成电感器。使用这些配置结构可以导致电感器要求较大区域形成在集成电路晶片上。此外，使用图6A至图6H中的实施例，由电感器产生的磁通量可以在与集成电路晶片的外表面(其上形成导电凸块)平行的方向上被更多地引导，由此减少穿过集成电路晶片基板的磁通量。这可以减少其他器件与集成电路晶片上的部组件之间的寄生耦合。使用图7A至图7D的配置，还可以减少寄生耦合，这是因为可进一步从其他器件与集成电路晶片上的组件去除电感器。这些实施例的另一优点在于：中介层上使用的导电材料的尺寸可以比集成电路晶片上的金属化层中所使用的金属更大更厚，例如，导电材料可以为9K金属层。因此，这些实施例可以实现较高的品质(Q)因子。此外，可以更加廉价地形成这些实施例。
图8是形成图6A至图6H以及图7A至图7D的实施例的方法。参照图8所讨论的步骤可以以各种顺序执行，并且这里所讨论的任何顺序仅仅是为了说明实施例而已。
在步骤702中，提供基板。该基板可以为体硅基板等。在步骤704中，在基板中形成TSV。例如，可以通过对基板的前表面进行一个或多个蚀刻工艺、研磨、激光技术等来使开口被形成为延伸到基板中。开口可填充有导电材料。例如，导电材料可包括铜、钨、铝、银、其组合等，通过电化学电镀工艺来形成，从而形成基板通孔。
在步骤706中，在基板的前表面上形成第一前侧金属化层。第一前侧金属化层可以为电介质，诸如BPSG、氧化硅、氮化硅、氮氧化硅、USG等，并且可以使用CVD技术来形成。应该注意，前侧金属化层可以被形成为与基板或可设置在衬底与第一前侧金属化层之间的其他层(诸如其他金属化层)相邻。在步骤708中，在第一前侧金属化层中形成第一导电图案，诸如在图6E中被示出为第一导电图案110和接触焊盘118或者在图7B中被示出为第一导电图案210/216。可通过使用标准光刻和沉积技术形成图案。可以使用镶嵌或双镶嵌工艺。光刻胶可形成在金属化层之上并使用光刻掩模进行图案化。可使用蚀刻在金属化层中形成开口。例如，可使用CVD技术在开口中沉积导电材料。导电材料可以为铜、镍、铝、钨、钛、其组合等等。使用CMP来去除过量的导电材料并对金属化层进行平面化。一部分导电材料可以电连接至步骤704中形成的TSV。
在步骤710中，在第一前侧金属化层上形成第二前侧金属化层。在步骤712中，类似于步骤708，在第二前侧金属化层中形成第二导电图案(诸如图6D中被示出为第二导电图案114或者图7B被示出为交叉链路214和220)。第二前侧金属化层中第二导电图案的部分可以电连接第一前侧金属化层中的第一导电图案的部分。
可以在第二前侧金属化层上形成诸如更多金属化层的其他层。本领域的技术人员可以容易地理解关于基板前侧的附加处理的进一步细节，因此这里省略其描述。
在一些情况下，基板的背侧可以要求减薄以通过背面露出TSV。这可以使用蚀刻和/或平面化工艺(诸如CMP工艺)来实现。例如，最初可执行CMP，以最初露出TSV的一部分。此后，可以执行具有高蚀刻率选择性的一个或多个湿蚀刻工艺，从而使TSV从基板的背面凸出。
在步骤714中，在基板的背面上形成第一背侧金属化层。第一背侧金属化层可以为电介质，诸如BPSG、氧化硅、氮化硅、氮氧化硅、USG等，并且可以使用CVD技术来形成。应该注意，第一背侧金属化层可以被形成为与基板或可设置在基板与第一背侧金属化层之间的其他层(诸如其他金属化层)相邻。在步骤716中，在第一背侧金属化层中形成第三导电图案，诸如在图6F被示出为第三导电图案112和接触焊盘120或者在图7C中被示出为第二导电图案212/226。可通过使用标准光刻和沉积技术来形成图案。可以使用镶嵌或双镶嵌工艺。光刻胶可形成在金属化层之上并使用光刻掩模进行图案化。可使用蚀刻在金属化层中形成开口。可使用例如CVD技术在开口中沉积导电材料。导电材料可以为铜、镍、铝、钨、钛、其组合等等。使用CMP来去除过量的导电材料并对金属化层进行平面化。第三导电图案的一部分可以电连接至步骤704中形成的TSV。
在步骤718中，在第一背侧金属化层上形成第二背侧金属化层。在步骤720中，类似于步骤716，在第二背侧金属化层中形成第四导电图案，诸如在图6G中被示出为第四导电图案116或者在图7C中被示出为交叉链路224和230。第二背侧金属化层中的第四导电图案的部分可电连接第一背侧金属化层中的第三导电图案的部分。
可以在第二背侧金属化层上形成诸如更多金属化层的其他层。本领域的技术人员可以容易地理解关于基板背侧的附加处理的进一步细节，因此这里省略其描述。
其他实施例考虑图2A至图3D以及图6A至图7D的特征的组合。注意，如形成在特定金属化层中所描述的任何层或导电图案或其他部件可以形成在任何金属化层中，诸如第一或第二集成电路晶片12或16上的金属化层或者中介层14上的金属化层。因此，导电凸块、TSV或通孔的任何组合或选择可用于形成电感器和/或变压器。图9A、图9B、图10A和图10B简单地示出了将这些特征进行组合的两个进一步实施例。
图9A和图9B示出了结合上述实施例的不同特征的另一实施例，并且示出了使用导电凸块318以形成电感器和/或变压器的结构。图9A是截面图，以及图9B是简化3D视图。图9B中的线9A-9A示出了图9B中的截面图。在集成电路晶片12/16中，具有第一金属化层310、第一金属化层310上的第二金属化层306以及第二金属化层306上的钝化层302。底层凸块焊盘314接触第二金属化层306中的第一导电图案320的部分。通孔326将第一导电图案320的部分连接至第一金属化层310中第二导电图案328的部分。在中介层14中，具有第一前侧金属化层312、第一前侧金属化层312上的第二前侧金属化层308以及第二前侧金属化层308上的钝化层。形成底层凸块焊盘316以接触第二前侧金属化层308中的第三导电图案322的部分。通孔324将第三导电图案322的部分连接至第一前侧金属化层312中的第四导电图案330的部分。导电凸块318物理地和电地连接至底层凸块焊盘314和316。
图10A和图10B示出了结合有上述实施例的不同特征的又一实施例，并示出了使用TSV 432、通孔426以及导电凸块422以形成电感器和/或变压器的结构。图10A是截面图，以及图10B是简化3D视图。图10B中的线10A-10A示出了图10B中的截面图。在集成电路晶片12/16中，具有第一金属化层411、第一金属化层411上的第二金属化层410、第二金属化层410上的第三金属化层406、以及第三金属化层406上的钝化层402。底层凸块焊盘420被形成为连接第三金属化层406中的接触焊盘424。通孔426将接触焊盘424连接至第二金属化层410中的第一导电图案430的部分。如图10B所示，第二导电图案425在连接至第一导电图案430的部分的第一金属化层411中。
在中介层14中，具有基板412的前表面上的前侧金属化层408、前侧金属化层408上的钝化层404、基板412的背面上的第一背侧金属化层414以及第一背侧金属化层414上的第二背侧金属化层416。底层凸块焊盘418被形成为连接前侧金属化层408中的接触焊盘428。TSV 432将接触焊盘428连接至第一背侧金属化层414中的第三导电图案434的部分。如图10B所示，第四导电图案436连接至在第二背侧金属化层414中的第三导电图案434的部分。导电凸块422物理地和电地连接至底层凸块焊盘418和420。
尽管详细描述了本发明的实施例及其优点，但应该理解，在不背离由所附权利要求限定的公开的精神和范围的情况下，可以进行各种改变、替换和修改。此外，本申请的范围不限于本说明书中描述的工艺、机器、制造、物质组成、装置、方法和步骤的特定实施例。本领域的技术人员从公开可以容易理解，可根据本公开的内容利用执行与本文描述的对应实施例基本相同的功能或实现基本相同结果的现有或稍后开发的工艺、机器、制造、物质组成、装置、方法和步骤。因此，所附权利要求的范围包括这些工艺、机器、制造、物质组成、装置、方法和步骤。

Claims (10)

1.一种半导体器件，包括：
半导体晶片，包括第一金属化层，所述第一金属化层包括第一导电图案；
中介层，包括第二金属化层，所述第二金属化层包括第二导电图案；以及
导电凸块，将所述半导体晶片结合至所述中介层，所述导电凸块中的一些将所述第一导电图案电连接至所述第二导电图案以形成线圈。
2.根据权利要求1所述的半导体器件，其中，所述第一导电图案和所述第二导电图案中的每一个都包括至少两条轨迹链路，其中，所述第一导电图案和所述第二导电图案之一的至少两条轨迹链路是横向链路，所述横向链路中的每一个都连接所述第一导电图案和所述第二导电图案中另一个的至少两条轨迹链路的各个相邻对。
3.根据权利要求1所述的半导体器件，其中，所述第一导电图案和所述第二导电图案中的每一个都包括环形的导电材料。
4.根据权利要求1所述的半导体器件，其中，所述中介层还包括其上为所述第二金属化层的基板，并且所述中介层还包括穿透所述基板的贯穿基板通孔，所述贯穿基板通孔电连接至所述第二导电图案。
5.根据权利要求1所述的半导体器件，其中：
所述半导体晶片还包括第三金属化层，所述第一金属化层在所述第三金属化层上，其中，所述第三金属化层包括第三导电图案，以及
所述中介层还包括第四金属化层，所述第二金属化层在所述第四金属化层上，其中，所述第四金属化层包括第四导电图案，其中，所述第三导电图案电连接至所述第四导电图案以形成环绕所述线圈的外线圈，所述线圈为内线圈。
6.根据权利要求1所述的半导体器件，还包括：
所述中介层中的基板，所述第二金属化层在所述基板与所述半导体晶片相对的表面上；以及
贯穿基板通孔，延伸通过所述基板，所述贯穿基板通孔将所述第一导电图案电连接至所述第二导电图案。
7.一种中介层，包括：
基板；
第一金属化层，在所述基板的第一侧上，所述第一金属化层包括第一导电图案；
第二金属化层，在所述第一金属化层上，所述第二金属化层包括第二导电图案；
第三金属化层，在所述基板的第二侧上，所述第二侧与所述第一侧相对，所述第三金属化层包括第三导电图案；
第四金属化层，在所述第三金属化层上，所述第四金属化层包括第四导电图案；以及
贯穿基板通孔(TSV)，延伸通过所述基板，其中，至少一个TSV将所述第一导电图案和所述第二导电图案中之一电连接至所述第三导电图案和所述第四导电图案之一以形成第一线圈，以及至少一个其他TSV将所述第一导电图案和所述第二导电图案之一电连接至所述第三导电图案和所述第四导电图案之一以形成第二线圈。
8.根据权利要求7所述的半导体器件，其中，所述第一导电图案、所述第二导电图案、所述第三导电图案和所述第四导电图案中的每一个都包括至少两条轨迹链路，其中，所述第一导电图案和所述第二导电图案中的每一个的至少两条轨迹链路是横向轨迹，其中，所述至少一个TSV将所述第一导电图案连接至所述第三导电图案和所述第四导电图案之一，以及其中，所述至少一个其他TSV将所述第二导电图案电连接至所述第三导电图案和所述第四导电图案中的另一个。
9.根据权利要求8所述的半导体器件，其中，所述至少一个TSV将所述第一导电图案电连接至所述第三导电图案，以及其中，所述至少一个其他TSV将所述第二导电图案电连接至所述第四导电图案。
10.根据权利要求7所述的半导体器件，其中，所述第一导电图案和所述第三导电图案中的每一个都包括环形，其中，所述至少一个TSV将所述第一导电图案电连接至所述第三导电图案，以及其中，所述至少一个其他TSV将所述第一导电图案电连接至所述第三导电图案。
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