CN102262902A - 字符线驱动器电路与内存组件 - Google Patents

Abstract

本发明提供一种字符线驱动器电路，用以驱动在一内存阵列中的一字符线。此字符线驱动器电路包含一NAND电路具有一对地址输入与一输出；一输出反向器具有一反向器电源供应节点、一输入耦合至NAND电路的输出、以及用以提供一字符线信号的一输出；一电源栅极耦合在一第一电源供应节点与反向器电源供应节点之间；以及一控制电路耦合至电源栅极。控制电路控制电源栅极，以使字符线驱动器电路响应于NAND电路的输出，而处于工作模式或待机模式。

Description

字符线驱动器电路与内存组件

技术领域

本发明大体上是有关于半导体内存设计，且特别是有关于一种内存字符线驱动器的设计。

背景技术

半导体内存的核心包含至少一二维内存单元阵列(two-dimension memorycell array)，信息储存在此二维内存单元阵列中。传统上，字符线选取行(rows)，且启动单元，而位线选取列(columns)，且存取单元，即读取与写入单元。当启动一字符线与一位线时，选取与此字符线和位线连接的一特定内存单元。

为了启动字符线，通常将字符线的电压设定为高电压(Vdd)，此高电压相等于互补式金属氧化物半导体(CMOS)电路系统的正电源电压。将一字符线设定为低电压(Vss)，以关闭此字符线，其中此低电压是一与正电源电压互补的电压。通常将此低电压设定为接地时，或0伏特时，不同半导体制作科技的高电压的值可不相同。举例而言，在深次微米(deep-submicron)科技中，高电压可为1.2伏特或更低，而在次微米科技中，高电压可为2.5伏特。但是，对于一给定的内存芯片与已知科技，通常将高电压设计成一固定值，这样的设计特别适用于互补式金属氧化物半导体内存电路系统。动态电压调整(DynamicVoltage Scaling；DVS)经常应用来降低能量的消耗。然而，相较于周遭的数字逻辑电路系统，仅有小VDD调整范围可应用于内存电路中。因此，内存电路经常在较高的VDD下操作，或应用双轨(dual-rail)设计。

由于有多个内存单元(memory cells)连接至单一字符线，且根据内存阵列的尺寸与所采用的科技，字符线本身可能非常长，因此字符线对其对应的译码器而言，可能是个相当大的负担，且需要一驱动器来驱动字符线。字符线驱动器的一端耦合至字符线译码器的输出，另一端则耦合至一字符线。当内存芯片处于工作模式(active mode)时，即内存芯片已经可被有效的读取或写入，字符线驱动器只当作一规律的驱动器，其中字符线驱动器在字符线译码器之后，且当字符线被选取时，提供一电流源来将此字符线拉升(pull up)至一高电压，而当字符线未被选取时，将此字符线拉降(pull down)至一低电压。当此内存芯片处于待机模式(standby mode)时，即内存芯片无法被有效的读取或写入，能量的耗损维持在正好可保持住储存在内存单元阵列中的信息的最低限度，且字符线驱动器将字符线电压箝制(clamp)至低电压。

半导体随机存取内存(RAM)电路通过对内存单元晶体管施加高电压准位(例如逻辑“1”)或低电压准位(例如逻辑“0”)的方式，来储存逻辑状态，其中内存单元晶体管包含内存阵列。在字符线电压控制电路中，利用译码器电路对内存阵列的选取区段(sector)中所选取的字符线施加高或低(或负)电压准位。目前一般应用在静态随机存取内存(SRAM)组件中的字符线驱动器为与非门式(NAND)译码器(decoders)，此NAND译码器伴随有一或多阶的反向器，以缓冲信号。这样的设计通常对主动式功率(active power)与性能是最理想的，但由于泄漏能量损失而导致高能量耗损。在特定的操作模式中，这样的泄漏能量可能占内存芯片的主动功率耗损的主要部分。

静态随机存取内存阵列中的字符线驱动器的传统电源门控架构(powergating schemes)利用分段式(segment-based)或宏语句(macro-based)方法(此后称为“区块(blocks)”或“区块式(block-based)”)。每个区块包含数个字符线，例如1024条线。利用区块控制信号的方式来启动字符线驱动器，且并不关闭字符线驱动器，除非此区块全面地停用。这样的区块式方法在金属绕线(routing)与能量损耗上均无效率。

图1是绘示应用在此类型的内存单元中的一种已知字符线驱动器电路10的电路图。字符线驱动器包含一NAND电路(NAND circuit，与非门电路)12、一输出反向器14以及一电源门控组件(power gating device)16，其中NAND电路12包含晶体管M1、M2与M3，输出反向器14包含晶体管M4与M5，电源门控组件16以晶体管M6表示。NAND电路12与输出反向器14共同提供一与函数(AND function)，且以数个地址信号(address signals)XDEC与WLPY来做为至与门(AND gate)的输入。如熟悉这些类型的字符线驱动器者可了解的，地址信号XDEC与WLPY为例如1024条字符线的区块的总线信号(bussignals)，且信号XDEC与WLPY可表示为xdec[*]与wlpy[*]。对一单一字符线驱动电路而言，仅有一信号XDEC与一信号WLPY。信号XDEC与WLPY均为地址信号。信号XDEC为字符线译码器电路的输出，信号WLPY为地址信号通过欲形成脉冲信号(pulse signal)的频率门控电路(clock gating circuit)的地址信号的结果。

假设区块选取信号PD具有适当偏压，来“开启”电源门控晶体管M6，接着驱动器电路10运转，借此当信号XDEC与WLPY都高时(意指WLPY条(WLPYB)是低的)，输出信号WL为逻辑高准位(“1”)。否则，输出信号WL为逻辑低准位(“0”)。可从图1看出，字符线驱动器电路10设计在高Vdd(Vddh)区域，而周围的外围设备可设计在双轨式电源架构的低Vdd(Vddl)区域中。此方法需要准位转换电路(level shifter circuit)(未绘示)来提供控制信号PD。此外围电路降低内存阵列的功率效能。此外，电源门控组件16，即晶体管M6，经常集中在阵列中，以服务数个字符线驱动器。这样的布局消耗许多金属绕线资源。

因此，需要一种改良的字符线驱动器电路。

发明内容

因此，本发明的一目的就是在提供一种字符线驱动器电路与内存组件，可具有双轨电源区域设计，而有助于节省电力。

本发明的另一目的是在提供一种字符线驱动器电路与内存组件，可具有自动行型(row-based)电源门控，因此无需额外的控制信号，而可改善内存阵列中的字符线驱动器的传统电源门控架构的缺点。

一种字符线驱动器电路，用以驱动在一内存阵列中的一字符线，此字符线驱动电路包含：一NAND电路，具有一对地址输入与一输出；一输出反向器，具有一反向器电源供应节点、一输入耦合至NAND电路的输出、以及一输出用以提供一字符线信号；一电源栅极，耦合在一第一电源供应节点与反向器电源供应节点之间；以及一控制电路，耦合至电源栅极。控制电路控制电源栅极，以使字符线驱动器电路响应于NAND电路的输出，而处于工作或待机模式。

一种内存组件，包含一内存阵列以及一字符线控制器电路。内存阵列包含一第一内存单元区块，第一内存单元区块包含数个内存单元排列成数个行与复数个列，且这些内存单元可通过数个字符线与数个位线来存取。字符线控制器电路耦合至内存阵列，字符线驱动器电路包含数个字符线驱动器，每一字符线驱动器具有各自的一输出(a respective output)耦合至第一内存单元方块的各自的一字符线(a respective word-line)。字符线驱动器电路包含一NAND电路、一输出反向器、一电源栅极(power gate)以及一控制电路。NAND电路具有一对地址输入(address inputs)与一输出。输出反向器具有一反向器电源供应节点、一输入耦合至NAND电路的输出、以及一输出用以提供一字符线信号给第一内存单元方块的各自的一字符线。电源栅极耦合在一第一电源供应节点与反向器电源供应节点之间。控制电路耦合至电源栅极，控制电路控制电源栅极，以在字符线驱动器电路的各自的字符线被选取时，使字符线驱动器电路处于工作模式或待机模式，且在各自的字符线未被选取时，使字符线驱动器电路处于待机模式。

一种字符线驱动器电路，用以驱动在一内存阵列中的一字符线。此字符线驱动器电路包含一NAND电路、一输出反向器电路、一电源栅极以及一控制电路。NAND电路具有一对地址输入与一输出，NAND电路在一低电压电源供应区域轨中运转。输出反向器电路具有一输入耦合至NAND电路的输出、以及用以提供一字符线信号来驱动字符线的一输出，输出反向器电路在一高电压电源供应区域轨中运转。电源栅极耦合在高电压电源供应区域轨与输出反向器电路之间。控制电路耦合在NAND电路的输出与电源栅极之间，控制电路可操作来将NAND电路的输出从低电压电源供应区域轨的低电压区域准位转换至高电压电源供应区域轨的高电压区域，且将经过准位转换的输出传送至电源栅极来控制电源栅极，以响应于NAND电路的输出，而将字符线驱动器电路切换制工作模式或待机模式。

在本发明，字符线驱动器电路可具有双轨电源区域设计，即除了Vss轨之外，还有一个较低电源区域的上轨(Vddl)以及一个较高电源区域的上轨(Vddh)。从Vddl轨提供内存组件中的各种电路电力有助于节省电力。此外，字符线驱动架构可利用自动行型(row-based)电源门控，因此无需额外的控制信号，而可改善内存阵列中的字符线驱动器的传统电源门控架构的缺点。

从以下结合所附附图所作的本发明较佳实施例的详细描述，可对本发明的上述与其它特征有更佳的了解。

附图说明

所附附图绘示本发明的较佳实施例以及与本发明有关的其它信息，其中：

图1是绘示一种已知字符线驱动器电路的电路图；

图2是绘示依照本发明的一实施方式的一种字符线驱动器电路的电路图；

图3是绘示图2的字符线驱动器的一实施例的电路图；以及

图4是绘示一种内存组件的示意图，其中图2与图3所示的字符线驱动器电路可应用在此内存组件中。

【主要组件符号说明】

10：驱动器电路               12：NAND电路

14：输出反向器               16：电源门控组件

100：驱动器电路              102：NAND电路

104：输出反向器              106：电源门控/被动组件

108：控制方块                110：反向器

200：内存组件                210：阵列

212：单元                    214：位线

216：字符线                  220：字符线译码器

230：字符线驱动电路          240：位线译码器/感测放大器写入驱动器

CTRL：控制信号               M1：晶体管

M2：晶体管                   M3：晶体管

M4：晶体管                   M5：晶体管

M6：晶体管                   M7：晶体管

M8：晶体管                   M9：晶体管

M10：晶体管                  M11：晶体管

M12：晶体管                  M13：晶体管

M14：晶体管                  PD：信号

WL：信号                     WLPY：信号

XDEC：信号

具体实施方式

图4是绘示具有核心阵列210的内存组件200，其中核心阵列210具有m+1行与n+1列的内存单元(memory cell)。虽然未绘示，但应该了解的是单一内存组件200可包含数个内存区块，且每一个内存区块如图4所示配置。内存单元在阵列210中称为“M”，且以参考数字212加以标示。利用m+1个数量的对应字符线[0:m]216选取数行单元M，利用n+1个数量的位线[0:n]214。字符线译码器220透过在字符线驱动电路230中的对应驱动器，驱动字符线WL[0:m]216。当一字符线216设定成一高电压时，所有连接至此字符线的单元212将会被选取。但哪个内存单元被存取，即读取或写入，亦取决于哪个位线214被选取。举例而言，若字符线[1]与位线[n]均被选取，内存单元M[1，n]为可存取或被选取的。位线[0:n]214连接至位线译码器(bit-line-decoder)/感测放大器(Sense Amplifier)/写入驱动器(Write Driver)240，以读取或写入所选取的内存单元。

在示范实施例中，内存单元212装配成静态随机存取内存，然在此所揭示的教示可应用在其它挥发性内存中，例如动态随机存取内存(DRAM)单元。

通常有二种电源电压应用在内存阵列中：一正电源电压(例如Vdd)及其互补电源电压(例如Vss或GND)。CMOS电路系统总是轨对轨(from rail to rail)运转，其中以Vdd作为上轨而Vss作为下轨。当上轨利用一双轨电源区域设计时，在此所揭示的改良字符线驱动器电路具有特别的优点，其中双轨电源区域设计意即除了Vss轨之外，还有一个较低电源区域的上轨(Vddl)以及一个较高电源区域的上轨(Vddh)。从Vddl轨提供内存组件中的各种电路电力有助于节省电力。然而，为达较佳操作，字符线驱动器的最终阶段应在Vddh区域被供给电力。

在此描述一种改良的字符线驱动器以及驱动架构。此字符线驱动架构利用自动行型(row-based)电源门控，而无需额外的控制信号。此字符线驱动器改善了内存阵列，例如静态随机存取内存阵列中的字符线驱动器的传统电源门控架构的缺点。此改善的字符线驱动器提供一种字符线驱动的更细粒(fine-grained)列型的电源控制方法。此字符线驱动器亦在双轨静态随机存取内存设计中提供优点。举例而言，在双轨静态随机存取内存中，字符线驱动器消除对准位转换器之需求，且扩大低VDD区域，以进一步降低能量损耗。

图2是绘示依照本发明的一实施方式的一种字符线驱动器电路100。类似于上述的字符线驱动器电路10，字符线驱动器电路100包含由晶体管M7至M9构成的NAND电路(NAND circuit，与非门电路)102、以及由晶体管M10与M11构成的输出反向器104。NAND电路102与输出反向器104共同运转为一与门(AND)电路，此与门电路具有输入信号XDEC与WLPY、以及输出信号WL。不像驱动器电路10，NAND电路在低VDD区域Vddl中操作。

字符线驱动器电路100亦包含在高VDD区域(Vddh)中操作的电源门控/被动组件106。电源门控/被动组件106包含P型金属氧化物半导体(PMOS)晶体管M12，其响应于在其栅极端点的一控制信号CTRL。控制信号CTRL并不像图1所示的信号PD一样是个全域区块(global block)控制信号。相反地，嵌入式控制方块108响应于NAND电路102的输出，局部地产生控制信号CTRL，其中NAND电路102的输出响应于地址信号XDEC与WLPY。更特别的是，嵌入式控制方块108仅在当信号XDEC与WLPY均为高逻辑准位时，提供信号CTRL来触发PMOS M12。假设电源门控/被动组件106为所示的PMOS晶体管，当信号XDEC与WLPY均为高逻辑准位时，信号CTRL被向下驱动。不同地，若地址信号中任一或两者均为低准位时，信号CTRL为高准位，且PMOS M12关闭，而迫使驱动器电路100近入待机模式。在电源门控/被动组件106受到局部控制，且其仅在当信号XDEC与WLPY均为高逻辑准位时才开启的情况下，无需全域区块控制信号来启动字符线驱动器电路100。相反地，仅在当选取一特定字符线来进行操作时，字符线信号WL为高准位。在一内存集团中的所有未选取的字符线处于睡眠或待机模式。此行型控制架构通过确保未存取的字符线驱动器电路100自动进入省电(power down)模式的方式，来提供电力节省。

嵌入式控制方块108可配置来进行以信号XDEC与WLPY作为地址输出的第二逻辑NAND操作，透过这样的配置，在考虑漏电流下，可能不是较佳的。

图3是绘示整合在字符线驱动器电路100中的嵌入式控制方块108的一特定实施例。嵌入式控制方块108运转以：(1)从NAND电路将控制信号传送至PMOS M12的栅极，以在工作模式与待机模式之间转换字符线驱动器电路100；以及(2)将控制信号从Vddl区域准位转移至Vddh区域。如图3所示，嵌入式控制方块108包含反向器110，此反向器110具有一输入耦合至NAND电路102的输出，其中NAND电路102的输出亦为输出反向器104的输入。反向器110的输出耦合至一反向器电路的输入，反向器电路包含一对耦合在Vddh与NAND电路102的输出之间的串接晶体管M13与M14，其中NAND电路102的输出再次亦为输出反向器104的输入。此电路(晶体管M13与M14)亦作为内建(built-in)准位转换器。NMOS晶体管M13可与地连接，但在如图3所示的一较佳实施例中，NMOS电将体M13的源极耦合至NAND电路102的输出。这样的架构可节省漏电漏。当信号WL为“0”时，意谓着NAND输出为“1”，如此可降低控制方块108的第二反向器的泄漏。特别注意的一点是，低VDD区域(Vddl)已经在字符线驱动器电路100中被扩大，而可提供额外的电力节省。NAND电路102与嵌入式控制方块108均由较低的电源电压Vddl供应电力，而仅有由晶体管M13与M14、输出反向器104、和电源门控/被动组件106所构成的电路的电力是在较高的电源电压Vddh区域中供给。此电路可从动态电压调整获得较已知技术的利用动态电压调整的内存组件更多的好处。此外，由于字符线脉冲的电压准位维持在高Vddh，因此当相较于具有小面积损失(例如10％或更少)的受压制的字符线方法时，写入Vccmin并未被牺牲，且写入速度可获得改善。

进行数个模拟，以分析新字符线驱动器的待机电力、工作电力、与总电力性能。特别地，进行模拟，以比较利用指定的45纳米通用(高速)工艺时所制造的字符线驱动器与指定的45纳米低电力工艺时所制造的字符线驱动器对上图1的已知技术的字符线驱动器。模拟结果显示出新字符线驱动器的耗能仅为已知技术区块基准(block-based)电源门控字符线驱动设计的待机电力的约0.1至0.4倍之间，其中新字符线驱动器可在字符线接字符线的基础上自动进入省电模式。这些模拟显示出个别的字符线，其中这些字符线是在当工作状态在字符线驱动器接字符线驱动器基础上消耗稍微较其已知技术相对件在工作模式期间时。然而，对于45纳米通用工艺而言，由于在一给定时间仅有经存取的字符线驱动器系处于工作中的，因此整体总耗能仅为已知技术字符线驱动器的整体总耗能的约0.2至0.4倍之间。举例而言，假设一选取的1024字符线驱动器区块，在新字符线驱动架构中，1024个中仅有一个字符线驱动器是处于工作中的，1023个将处于待机模式中，反之，已知技术的方块控制方法中，则是1024个字符线驱动器全部处于工作模式或全部处于待机模式。对于45纳米低电力工艺，总耗能所显示出的改善近似于在模拟温度约为100℃时的45纳米通用工艺，且在较低温度(例如25℃)时的总耗能有小改变。然而，模拟已知技术的字符线驱动器电路的总耗能并未包含将会被准位转换电路阶段所消耗的电力。因此，可预期真实的结果比模拟的结果佳。

虽然本发明已以示范实施例描述如上，然其并非用以限定本发明。相反地，应广泛地解释所附的权利要求书，以包含熟悉此技艺者可能在不脱离本发明的等效范围所做的本发明的其它各种变化与实施例。

Claims (10)

1.一种字符线驱动器电路，其特征在于，用以驱动在一内存阵列中的一字符线，该字符线驱动器电路包含：

一NAND电路，具有一对地址输入与一输出；

一输出反向器，具有一反向器电源供应节点、一输入耦合至该NAND电路的该输出、以及用以提供一字符线信号的一输出；

一电源栅极，耦合在一第一电源供应节点与该反向器电源供应节点之间；以及

一控制电路，耦合至该电源栅极，该控制电路控制该电源栅极，以使该字符线驱动器电路响应于该NAND电路的该输出，而处于工作模式或待机模式。

2.根据权利要求1所述的字符线驱动器电路，其特征在于，还包含一第二电源供应节点，其中该第一电源供应节点为一高电压区域电源供应节点，该第二电源供应节点为一低电压区域电源供应节点，其中该NAND电路由该低电压区域电源供应节点供应电力，

其中该控制电路耦合在该NAND电路的该输出与该电源栅极之间，其中该控制电路可操作来将该NAND电路的该输出从该低电压区域电源供应节点的低电压区域准位转换至该高电压区域电源供应节点的高电压区域，且将经过准位转换的该输出传送至该电源栅极来控制该电源栅极，

其中该控制电路包含由该低电压区域电源供应节点供应电力的一第一电路、以及由该高电压区域电源供应节点供应电力的一第二电路，

其中该控制电路包含一第一反向器电路与一第二反向器电路对应于该第一电路与该第二电路，

其中该第一反向器电路具有一输入耦合于该NAND电路的该输出、以及一输出，以及

其中该第二反向器电路具有一输入耦合于该第一反向器电路的该输出、以及一输出耦合于该电源栅极。

3.根据权利要求1所述的字符线驱动器电路，其特征在于，该控制电路包含：

一第一反向器电路具有一输入耦合于该NAND电路的该输出、以及一输出；以及

一第二反向器电路具有一输入耦合于该第一反向器电路的该输出、以及一输出耦合于该电源栅极，该第二反向器电路包含耦合在该第一电源供应节点与该NAND电路的该输出之间的一对PMOS/NMOS串接耦合晶体管。

4.根据权利要求1所述的字符线驱动器电路，其特征在于，该电源栅极为一PMOS晶体管开关，该PMOS晶体管开关具有一栅极端点耦合至该控制电路的一输出、一漏极端点耦合至该第一电源供应节点、以及一源极端点耦合至该反向器电源供应节点。

5.一种内存组件，其特征在于，包含：

一内存阵列，包含一第一内存单元区块，该第一内存单元区块包含数个内存单元排列成数个行与数个列，且该些内存单元可通过数个字符线与数个位线来存取；以及

一字符线控制器电路，耦合至该内存阵列，该字符线驱动器电路包含数个字符线驱动器，每一该些字符线驱动器具有各自的一输出耦合至该第一内存单元方块的各自的一字符线，该字符线驱动器电路包含：

一NAND电路，具有一对地址输入与一输出；

一输出反向器，具有一反向器电源供应节点、一输入耦合至该NAND电路的该输出、以及一输出用以提供一字符线信号给该第一内存单元方块的各自的一字符线；

一电源栅极，耦合在一第一电源供应节点与该反向器电源供应节点之间；以及

一控制电路，耦合至该电源栅极，该控制电路控制该电源栅极，以在该字符线驱动器电路的各自的该字符线被选取时，使该字符线驱动器电路处于工作模式或待机模式，且在各自的该字符线未被选取时，使该字符线驱动器电路处于待机模式，其中该控制电路响应于该NAND电路的该输出。

6.根据权利要求5所述的内存组件，其特征在于，该些内存单元为数个静态随机存取内存单元。

7.根据权利要求5所述的内存组件，其特征在于，该字符线驱动器电路具有一第二电源供应节点，其中该第一电源供应节点是一高电压区域电源供应节点，该第二电源供应节点为一低电压区域电源供应节点，其中该NAND电路由该低电压区域电源供应节点供应电力，

其中该控制电路耦合在该NAND电路的该输出与该电源栅极之间，其中该控制电路可操作来将该NAND电路的该输出从该低电压区域电源供应节点的低电压区域准位转换至该高电压区域电源供应节点的高电压区域，且将经过准位转换的该输出传送至该电源栅极来控制该电源栅极，

其中该控制电路包含由该低电压区域电源供应节点供应电力的一第一反向器电路、以及由该高电压区域电源供应节点供应电力的一第二反向器电路，

其中该第一反向器电路具有一输入耦合于该NAND电路的该输出、以及一输出，以及

其中该第二反向器电路具有一输入耦合于该第一反向器电路的该输出、以及一输出耦合于该电源栅极。

8.根据权利要求5所述的内存组件，其特征在于，该控制电路包含：

一第一反向器电路具有一输入耦合于该NAND电路的该输出、以及一输出；以及

一第二反向器电路具有一输入耦合于该第一反向器电路的该输出、以及一输出耦合于该电源栅极，该第二反向器电路包含耦合在该第一电源供应节点与该NAND电路的该输出之间的一对PMOS/NMOS串接耦合晶体管。

9.根据权利要求5所述的内存组件，其特征在于，该电源栅极为一PMOS晶体管开关，该PMOS晶体管开关具有一栅极端点耦合至该控制电路的一输出、一漏极端点耦合至该第一电源供应节点、以及一源极端点耦合至该反向器电源供应节点。

10.一种字符线驱动器电路，其特征在于，用以驱动在一内存阵列中的一字符线，该字符线驱动器电路包含：

一NAND电路，具有一对地址输入与一输出，该NAND电路在一低电压电源供应区域轨中运转；

一输出反向器电路，具有一输入耦合至该NAND电路的该输出、以及用以提供一字符线信号来驱动该字符线的一输出，该输出反向器电路在一高电压电源供应区域轨中运转；

一电源栅极，耦合在该高电压电源供应区域轨与该输出反向器电路之间；以及

一控制电路，耦合在该NAND电路的该输出与该电源栅极之间，该控制电路可操作来将该NAND电路的该输出从该低电压电源供应区域轨的低电压区域准位转换至该高电压电源供应区域轨的高电压区域，且将经过准位转换的该输出传送至该电源栅极来控制该电源栅极，以响应于该NAND电路的该输出，而将该字符线驱动器电路切换制工作模式或待机模式，其中该控制电路包含：

一第一反向器电路具有一输入耦合于该NAND电路的该输出、以及一输出，该第一反向器电路在该低电压电源供应区域轨中运转；以及

一第二反向器电路具有一输入耦合于该第一反向器电路的该输出、以及一输出耦合于该电源栅极，该第二反向器电路在该高电压电源供应区域轨中运转，

其中该电源栅极为一PMOS晶体管，该PMOS晶体管具有一栅极端点耦合至该第二反向器电路的该输出、一漏极端点耦合至该高电压电源供应区域轨、以及一源极端点耦合至该输出反向器电路。

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