CN102201411B - 叠栅非易失性快闪存储单元、存储器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种叠栅非易失性快闪存储单元及其制造方法，该存储单元包括：可动开关，设置于所述浮栅延伸结构上方，所述可动开关对应位置的层间介质层中具有暴露浮栅延伸结构的开口，所述可动开关包括：支撑部件和导电互连部件，所述支撑部件位于所述导电互连部件的外围，且与所述层间介质层连接，并将所述导电互连部件悬置在所述开口上方，当向所述导电互连部件施加电压时，则所述导电互连部件与所述浮栅延伸结构电连接。本发明提供的叠栅非易失性快闪存储单元，控制电路简单，制造成本低，可靠性高，功耗低，效率高。
Description
技术领域
本发明涉及半导体存储器，特别涉及一种叠栅非易失性快闪存储单元、存储器件及其制造方法。
背景技术
通常，用于存储数据的半导体存储器分为易失性存储器和非易失性存储器，易失性存储器易于在电中断时丢失其数据，而非易失性存储器即使在供电中断后仍能保持片内信息。目前可得到的非易失存储器有几种形式，包括电可编程只读存储器(EPROM)、电可擦除编程只读存储器(EEPROM)和快闪存储器(flash memory)。与其它的非易失性存储器相比，快闪存储器具有存储数据的非易失性、低功耗、电重写能力以及低成本等特性，，因此，非易失性存储器已广泛地应用于各个领域，包括嵌入式系统，如PC及外设、电信交换机、蜂窝电话、网络互联设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储类产品，如数字相机、数字录音机和个人数字助理。
图1为一种现有的叠栅存储单元的结构示意图，如图1所示，存储单元包括，衬底10，位于衬底10中的掺杂阱20，位于掺杂阱内及其上的叠栅晶体管，叠栅晶体管包括：源极区30S、漏极区30D、位于源极区和漏极区之间衬底上的浮栅结构30G，覆盖浮栅结构30G的隔离层40，位于隔离层40上的控制栅结构50。其中，该浮栅结构30G包括栅氧层301和位于栅氧层上的多晶硅层302，另外还可以包括位于多晶硅层302上的绝缘层303。例如在公开号CN 101320735A的中国专利文献中也提供了一种存储单元。
现有的叠栅存储单元在写操作中，需要将例如+5伏的正电压施加到源极区30S，将接地的较低电压施加到漏极区30D，将接地的低电压施加到控制栅结构50。因为源极区30S和漏极区30D之间形成导电沟道，于是来自源极区30S的+5伏电压将通过导电沟道传送到漏极区30D。在导电沟道处，根据热载流子机理，空穴或电子将被注入到浮栅结构30G，完成写操作。
在擦除操作的时候，一般的利用热电子或者电子隧穿的原理，需要在控制栅结构50上施加较高电压(例如7V～20V)，才能实现。因此在制造工艺中，必须包含高压器件，制造工艺复杂。同时擦写过程中的热电子及电子隧穿的反复擦写容易造成晶体管的失效。因此上述现有的叠栅非易失性快闪存储单元可靠性差。
发明内容
本发明解决的技术问题是提供一种叠栅非易失性快闪存储单元及其制造方法，提高了可靠性。
为了解决上述问题，本发明提供了一种叠栅非易失性快闪存储单元，包括：半导体结构，所述半导体结构包括衬底、位于衬底中的掺杂阱，和位于掺杂阱内及其上叠栅晶体管，所述叠栅晶体管包括源极区、漏极区，位于源极区和漏极区之间的浮栅结构、覆盖所述浮栅结构的隔离层、位于所述隔离层上的控制栅结构，所述半导体结构还包括浮栅结构在衬底上的延伸结构，即浮栅延伸结构，所述半导体结构上具有层间介质层；
还包括：可动开关，设置于所述浮栅延伸结构上方，所述可动开关对应位置的层间介质层中具有暴露浮栅延伸结构的开口，所述可动开关包括：支撑部件和导电互连部件，所述支撑部件位于所述导电互连部件的外围，且与所述层间介质层连接，并将所述导电互连部件悬置在所述开口上方，当向所述导电互连部件施加电压时，则所述导电互连部件与所述浮栅延伸结构电连接。
优选的，所述浮栅延伸结构上方具有隔离层，所述层间介质层开口的位置对应的所述隔离层中具有开口。
优选的，所述掺杂阱的导电类型为N型，所述叠栅晶体管为PMOS晶体管。
优选的，所述掺杂阱的导电类型为P型，所述叠栅晶体管为NMOS晶体管。
优选的，所述支撑部件为绝缘材料，所述支撑部件为分布在导电互连部件对称的两侧的引脚，且所述支撑部件和所述导电互连部件连接的一端位于导电互连部件下方，与层间介质层连接的一端位于层间介质层上方。
优选的，所述浮栅延伸结构包括多晶硅层和位于所述多晶硅层上的绝缘层，所述开口包括：所述层间介质层中的介质层开口，及对应于介质层开口中央区域的所述绝缘层中的开口，即绝缘层开口；所述绝缘层开口位于所述介质层开口的中央区域。
优选的，所述导电互连部件对应于所述绝缘层开口的位置向浮栅延伸结构一侧凸出。
优选的，所述导电互连部件对应于所述开口的中央区域。
优选的，所述导电互连部件为金属材料。
一种包括阵列排列的上述叠栅非易失性快闪存储单元的叠栅非易失性快闪存储器件。
一种叠栅非易失性快闪存储单元的制造方法，包括步骤：
提供半导体结构，所述半导体结构包括衬底、位于衬底中的掺杂阱，和位于掺杂阱及其上的叠栅晶体管，所述叠栅晶体管包括源极区、漏极区，在源极区和漏极区之间具有浮栅结构、在浮栅结构上覆盖有隔离层、在隔离层上具有控制栅结构，所述半导体结构还包括浮栅结构在衬底上的延伸结构，即浮栅延伸结构，所述半导体结构上具有层间介质层；
对所述半导体结构进行刻蚀，在所述浮栅延伸结构上的层间介质层中形成第一开口；
在所述第一开口中填充牺牲介质；
在所述层间介质层上形成阻挡层，所述阻挡层覆盖部分所述牺牲介质；
刻蚀所述阻挡层，在所述阻挡层中形成暴露所述牺牲介质的第二开口；
在所述牺牲介质表面的所述阻挡层上形成导电层，所述导电层覆盖所述第二开口；
去除所述第一开口中的牺牲介质。
优选的，所述浮栅延伸结构上方具有隔离层，所述浮栅延伸结构包括多晶硅层和位于所述多晶硅层上的绝缘层，对所述半导体延伸结构进行刻蚀形成第一开口的步骤包括：
对所述层间介质层和隔离层进行刻蚀，形成介质层开口；
对所述介质层开口内的所述绝缘层进行刻蚀，在介质层开口内的绝缘层中形成开口，即绝缘层开口。
优选的，所述阻挡层位于第一开口的中央区域，所述第二开口位于第一开口的中央区域。
优选的，所述绝缘层的材料为氮化硅。
优选的，所述导电层的材料为金属。
与现有技术相比，本发明主要具有以下优点：
本发明通过在浮栅延伸结构上方设置可动开关，所述可动开关对应位置的层间介质层中具有暴露浮栅延伸结构的开口，所述可动开关包括：支撑部件和导电互连部件，所述支撑部件位于所述导电互连部件的外围，且与所述层间介质层连接，并将所述导电互连部件悬置在所述开口上方，当向所述导电互连部件施加电压，则所述导电互连部件和所述浮栅延伸结构电连接。从而在进行写操作和擦除造作时，只要给可动开关加电压，则所述导电互连部件和所述浮栅延伸结构导电互连，从而可以通过浮栅延伸结构就可以给浮栅结构中存储或者消除电荷，实现存储单元的存储和擦除操作。这样就不需要通过控制栅结构来给浮栅结构进行充放电，而是通过可动开关还给浮栅充放电，可动开关是由低压控制(3V～6V)，因此由于不需要高压，就不需要在控制电路中制作高压器件，所以简化了控制电路的结构；并且由于不需要高压实现擦写，因此增加了器件的可靠性；并且还避免了现有技术中利用热电子对浮栅进行写操作过程中电流产生的功耗；进一步的由于直接对浮栅进行擦写操作，从而大大缩短了写操作和擦除操作的时间，提高了工作效率。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1是一种现有的叠栅存储单元的截面图；
图2是本发明一实施例的叠栅非易失性快闪存储单元的结构图；
图3为图2沿A-A’方向的剖面图；
图4为图2沿B-B’方向的剖面图；
图5为图2沿C-C’方向的剖面图；
图6为本发明的叠栅非易失性快闪存储单元制造方法的流程图；
图7至图10为叠栅非易失性快闪存储单元制造方法的示意图。
具体实施方式
由背景技术可知，现有的叠栅存储单元，擦除操作利用热电子或者电子隧穿的原理，需要控制栅结构施加较高电压才能实现，一般擦除的操作电压为7V～20V。因此在制造工艺中，必须包含高压器件，制造工艺复杂。同时擦写过程中的热电子及电子隧穿的反复擦写容易造成晶体管的失效。另外，现有的叠栅存储单元进行写操作的时候需要开启器件沟道，并且沟道中流过大电流才能形成热电子，因此增加了功耗。而擦除操作是利用栅极氧化层在高压偏置下电子隧穿的原理，因此速度较慢。
在本发明中而本发明的存储单元的擦写由可动开关对其进行充放电而实现，可动开关是由低压控制(3V～6V)，避免了高压擦除，提供了产品在使用过程中的可靠性。这样可以省去控制电路中的高压器件，从而简化了控制电路，降低制造成本，并且写入和擦除的速度较快，功耗较小。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实现方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2为本发明一实施例的叠栅非易失性快闪存储单元的结构图。如图2所示，叠栅非易失性快闪存储单元包括：半导体结构，所述半导体结构包括衬底100、位于衬底100中的掺杂阱105，位于掺杂阱105内及其上的叠栅晶体管107。所述叠栅晶体管107包括源极区107S、漏极区107D，位于源极区107S和漏极区107D之间的浮栅结构107G，覆盖浮栅结构107G的隔离层(未图示)，位于所述隔离层上的控制栅结构(未图示)。所述半导体结构还包括浮栅结构107G在衬底上的延伸，即浮栅延伸结构112，所述半导体结构上具有层间介质层(未图示)。存储单元还包括可动开关200，设置于所述浮栅延伸结构112上方。
具体的，所述衬底100可以是单晶硅、多晶硅或非晶硅；所述衬底100也可以是硅、锗、砷化镓或硅锗化合物；该衬底100还可以具有外延层或绝缘层上硅结构；所述衬底100还可以是其它半导体材料，这里不再一一列举。
所述掺杂阱可以为N型或者P型，下面以N型掺杂阱，叠栅晶体管为PMOS晶体管为例进行说明。在所述衬底100中具有N阱105，所述N阱可以用本领域技术人员所习知的方法形成，例如，在半导体衬底100上先通过光刻工艺定义出形成N阱的区域，然后进行离子注入，形成N阱，注入的离子为N型离子，例如磷离子。
图3为图2沿A-A’方向的剖面图，参考图3，在N阱中及其上具有叠栅晶体管107，叠栅晶体管107为PMOS晶体管，当然如果是在P阱中就为NMOS晶体管。所述叠栅晶体管107具有源极区107S，漏极区107D，在源极区107S和漏极区107D之间的衬底上具有浮栅结构107G，例如浮栅结构107G可以包括衬底上的栅氧层1071和栅氧层上的多晶硅层1072。控制栅结构110，用于对存储单元进行读写操作，浮栅结构107G，用于进行数据存储。在叠栅晶体管107和浮栅延伸结构112上具有层间介质层114，在所述层间介质层114上还可以具有其它的互连层(未图示)，所述层间介质层114用于不同互连层之间的绝缘。
所述层间介质层114的材料通常选自SiO2或者掺杂的SiO2，例如USG(Undoped silicon glass，没有掺杂的硅玻璃)、BPSG(Borophosphosilicate glass，掺杂硼磷的硅玻璃)、BSG(borosilicate glass，掺杂硼的硅玻璃)、PSG(Phosphosilitcate Glass，掺杂磷的硅玻璃)等。
上述半导体结构可以为本领域技术人员熟知的叠栅存储单元中的叠栅晶体管结构，因此不再赘述。
在本实施例中优选的，浮栅延伸结构还可以包括，多晶硅层1072上的绝缘层1073，例如绝缘层1073为氮化硅或者氮氧化硅及其叠层材料。所述绝缘层1073的作用是对半导体结构上不需要形成金属接触的位置进行保护，使得仅在半导体结构上需要的位置形成金属接触。绝缘层1073上覆盖有层间介质层114。一般的，在浮栅延伸结构上方还可以包括隔离层108。
图4为图2沿B-B’方向的剖面图，参考图4，所述存储单元还包括可动开关200，可动开关200设置于所述浮栅延伸结构112上方，所述可动开关200对应位置的浮栅延伸结构112中具有暴露多晶硅层1072的开口1204。所述可动开关200包括：支撑部件210和导电互连部件220，所述支撑部件210连接在所述导电互连部件220的外围，且与所述层间介质层114连接，所述导电互连部件220通过所述支撑部件210悬置在所述开口1204上方，当向所述导电互连部件220施加电压，则所述导电互连部件220在静电作用下可以进入所述开口1204和所述对多晶硅层1072电连接。
为了使得所述导电互连部件220在较低的电压下(例如3V～6V)就能进入所述开口1204和所述多晶硅层1072电连接，所述层间介质层114的厚度优选的为0.2μm～1μm。
图5为图2沿C-C’方向的剖面图，在一具体实现中，参考图5，所述支撑部件210为绝缘材料，所述导电互连部件220为金属材料。所述支撑部件210为分布在导电互连部件220对称的两侧的引脚，也可以为分布在导电互连部件220四周的绝缘材料层，例如氮化硅层。所述支撑部件210和所述导电互连部件220连接的一端位于导电互连部件220下方，与层间介质层114连接的一端位于层间介质层114上方，这样可以起到将所述导电互连部件220支撑在所述开口上方，使其悬置的作用。当向所述导电互连部件220施加电压，则所述导电互连部件220在静电作用下，所述导电互连部件220和所述多晶硅层1072导电互相吸引，因此所述支撑部件210弯曲，所述导电互连部件220进入所述开口1204和所述多晶硅层1072导电互连。在所述导电互连部件220和所述多晶硅层1072导电互连时，所述支撑部件210起到刚性支撑作用，同时增加机械疲劳度，支撑部件还可以为除氮化硅之外还可以为其他材料，例如SiO2、SiON、Poly或者Silicon等材料。
为了使得所述导电互连部件220和所述多晶硅层1072导电互连时，所述所述支撑部件210弯曲并不断裂，需要将所述支撑部件120的形状、厚度、宽度以及导电互连部件220的厚度结合起来。优选的，所述支撑部件210的形状可以为一条或者多条横跨所述导电互连部件220两侧的条带状结构，所述支撑部件210从所述导电互连部件220两侧伸出的部分和层间介质层连接。所述支撑部件210从所述导电互连部件220两侧伸出的部分可以为直线型引脚，也可以为折线形引脚，也可以为布满导电互连部件220侧边的块状引脚等等。对于上述结构使得所述支撑部件210弯曲并不断裂，所需的支撑部件120的厚度为500埃～3000埃(具体的取值还和支撑部件的宽度有关，但是该厚度保证了任何宽度都不会断裂)、导电互连部件220的厚度为500埃～5000埃(具体的取值还和支撑部件的宽度有关，但是该厚度保证了任何宽度都不会断裂)。
在一优选实施方式中，所述开口包括所述层间介质层114中的介质层开口及对应介质层开口中央区域的绝缘层中的开口，即绝缘层开口，且介质层开口和所述绝缘层开口贯通，构成所述开口1204。
在一优选实施方式中，所述导电互连部件220对应于所述绝缘层开口的位置向浮栅延伸结构112一侧凸出。并且所述导电互连部件220对应于所述开口的中央区域，换言之，所述导电互连部件220的尺寸小于所述开口尺寸，从而所述导电互连部件220可以与开口1204的侧壁不接触的情况下进入所述开口1204，使得导电互连部件220的向浮栅延伸结构112一侧凸出的位置和所述绝缘层开口内的多晶硅层1072接触。例如还可以所述绝缘层开口位于所述介质层开口中央区域，且所述导电互连部件凸出位置和所述绝缘层开口位置对应。
为了保证所述导电互连部件220进入所述开口1204和所述浮栅极1202导电互连时，所述导电互连部件220和所述浮栅极1202之间可以形成良好的电性接触，优选的，所述导电互连部件220凸出位置相对浮栅结构的表面正方形，且所述正方形的面积为0.01μm2～25μm2。
所述开口1204的尺寸可以根据所述导电互连部件的尺寸来设置，保证所述开口侧边和所述导电互连部件之间的距离大于0。例如所述开口的长和宽分别为所述导电互连部件的长和宽的1.5倍至3倍。
另外在其它实施例中，所述浮栅延伸结构还可以不包括绝缘层，这样所述开口仅包括介质层开口。
另外在其它实施例中，所述浮栅延伸结构上也可以不包括隔离层，这样所述层间介质层中的开口就可以暴露浮栅延伸结构。
本实施例中，所述导电互连部件悬置在所述开口1204上方，从而在写操作的时候对导电互连部件220施加5V的正电压，则在静电作用下导电互连部件220与开口内的多晶硅层1072互相吸引接触，从而导电互连，这样浮栅结构内就被存储正电荷。在擦除的时候，对导电互连部件220施加-5V的负电压，则在静电作用下导电互连部件220与开口内的多晶硅1072互相吸引接触，从而导电互连，这样浮栅结构内的正电荷就被擦除。
本发明通过设置可动开关，实现了直接对浮栅结构进行写操作和擦出操作，现有技术中擦除操作，一般利用热电子或者电子隧穿的原理，需要较高电压才能实现，一般擦写的操作电压为7V～20V。因此在制造工艺中，必须包含高压器件，制造工艺复杂。本发明的存储单元的擦写，由可动开关对其进行充放电而实现，可动开关是有低压控制(3V～6V)，因此可以省去控制电路中的高压器件，从而简化了控制电路，降低制造成本。
同时现有技术中，擦写过程中的热电子及电子隧穿的反复擦写容易造成晶体管的失效，在本发明中避免了高压擦除，因此提供了产品在使用过程中的可靠性。并且本发明还避免了现有技术中利用热电子对浮栅进行写操作过程中电流产生的功耗。另外本发明由于直接对浮栅结构进行操作，从而大大缩短了写操作和擦除操作的时间，提高了工作效率。
图6为本发明的叠栅非易失性快闪存储单元制造方法的流程图，下面参考图6对本发明的叠栅非易失性快闪存储单元制造方法及上述实施例中的叠栅非易失性快闪存储单元结构进行进一步说明。
本实施例中叠栅非易失性快闪存储单元包括：
步骤S10，提供半导体结构。
具体的参考图7，所述半导体结构包括衬底100、位于衬底100中的N型的掺杂阱105，位于掺杂阱105及其上的叠栅晶体管(未图示)，所述叠栅晶体管包括源极区、漏极区，和位于源极区和漏极区之间的浮栅结构107G，所述浮栅结构107G上覆盖有隔离层108、在隔离层108上覆盖有控制栅结构110。所述半导体结构还包括浮栅结构107G在衬底上的延伸，即浮栅延伸结构112，所述浮栅延伸结构112可以包括多晶硅层1072和位于多晶硅层上的绝缘层1073。所述半导体结构上具有层间介质层114。
步骤S20，对所述半导体结构进行刻蚀，在所述浮栅延伸结构110上的层间介质层中形成第一开口。
具体的，继续参考图7，可以利用本领域技术人员熟知的光刻和刻蚀的方法形成第一开口1206。例如在一具体实现中，可以在半导体结构上利用旋涂(spin on)工艺涂布光刻胶，接着通过曝光将掩膜版上的与第一开口相对应的图形转移到光刻胶上，然后利用显影液将相应部位的光刻胶去除，以形成光刻胶图形。
接着，所述刻蚀层间介质层114可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术，在本实施例中，采用等离子体刻蚀技术，采用CF4、CHF3、CH2F2、CH3F、C4F8或者C5F8中的一种或者几种作为反应气体刻蚀层间介质层114直至形成暴露浮栅延伸结构112的第一开口1206。
一般的，浮栅延伸结构上具有隔离层180，所述浮栅延伸结构可以包括多晶硅层1072和位于多晶硅层上的绝缘层1073，例如绝缘层1073为氮化硅或者但氧化硅材料。所述绝缘1073层的作用是对半导体结构上不需要形成金属接触的位置进行保护，使得仅在半导体结构上需要的位置形成金属接触。
所述对半导体结构进行刻蚀，在所述浮栅延伸结构上的层间介质层114中形成第一开口具体可以包括步骤：
对所述层间介质层114和隔离层108进行刻蚀，形成介质层开口。
接着，对介质层开口内的浮栅延伸结构112上形成暴露部分浮栅延伸结构112的光掩膜图形，然后对所述介质层开口内暴露的所述绝缘层1073进行刻蚀，形成绝缘层开口。所述介质层开口和所述绝缘层开口构成第一开口1206，所述第一开口1206就暴露浮栅延伸部112中的多晶硅层1072。
在一优选实施方式中，所述绝缘层开口位于介质层开口的中央区域。
步骤S30，在所述第一开口中填充牺牲介质。
具体的，继续参考图8，所述填充牺牲介质1208的工艺可以利用：化学气相沉积或者旋涂工艺，例如涂覆光刻胶层。填充第一开口直到和层间介质层114齐平。
步骤S40，在所述层间介质层上形成阻挡层，所述阻挡层覆盖部分所述牺牲介质。
具体的，参考图9，在层间介质层114上可以利用化学气相沉积方法形成阻挡层1209，所述阻挡层1209的材料可以具体为氮化硅。
在一具体实现中，所述阻挡层1209可以覆盖第一开口的中央区域的牺牲介质1208。从而使得阻挡层1209暴露第一开口边缘区域的所述牺牲介质1208。
步骤S50，刻蚀所述阻挡层，在所述阻挡层中形成暴露部分所述牺牲介质的第二开口。
具体的，继续参考图9，在所述阻挡层1209表面形成光掩膜图形，在光掩膜图形掩蔽下进行刻蚀，形成第二开口1210，第二开口1210暴露所述牺牲介质。所述刻蚀方法可以利用本领域技术人员熟知的方法，例如等离子体刻蚀。
优选的，所述第二开口对应于所述浮栅延伸结构开口的位置。
步骤S60，在所述牺牲介质表面的阻挡层上形成导电层，所述导电层覆盖所述第二开口。
具体的，参考图10，所述形成具体工艺条件包括：物理气相沉积靶材材料为金属，例如铝，反应温度为250摄氏度至500摄氏度，腔室压力为10毫托至18毫托，直流功率为10000瓦至40000瓦，氩气流量为每分钟2标准立方厘米至每分钟20标准立方厘米，填充所述第二开口1210，直至形成覆盖所述第二开口1210的金属层1212。
例如可以进行刻蚀，去除所述阻挡层上多余的导电层，仅保留第二开口边缘处(即所述牺牲介质对应的所述阻挡层上)及第二开口内的阻挡层上的导电层。在形成导电层的时候，由于导电层首先要填充第二开口，因此在第二开口的位置导电层会向浮栅延伸结构方向凸出，也就是对应于所述浮栅延伸结构开口的位置的导电层会凸出。从而使得在形成存储单元后，在静电的作用下，导电层会和所述浮栅延伸结构开口内的多晶硅层接触，导电互连。
步骤S70，去除所述第一开口中的牺牲介质。
具体的，参考图4可以利用清洗或者灰化的方法去除牺牲介质。所述牺牲介质处上述实施例中的材料之外还可以为其它的容易通过清洗和灰化的方法去除的材料。
优选的，所述阻挡层位于第一开口的中央区域，所述第二开口位于第一开口的中央区域。所述绝缘层开口位于所述介质层开口的中央区域，且所述导电层的向浮栅延伸结构方向凸出位置和所述绝缘层开口位置对应。
另外在上述实施例中还可以掺杂阱为P阱，叠栅晶体管为NMOS晶体管。
除此之外，本发明还提供了一种包括阵列排列的上述叠栅非易失性快闪存储单元的叠栅非易失性快闪存储器件。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (16)
1.一种叠栅非易失性快闪存储单元，包括：半导体结构，所述半导体结构包括衬底、位于衬底中的掺杂阱，和位于掺杂阱内及其上叠栅晶体管，所述叠栅晶体管包括源极区、漏极区，位于源极区和漏极区之间的浮栅结构、覆盖所述浮栅结构的隔离层、位于所述隔离层上的控制栅结构，所述半导体结构还包括浮栅结构在衬底上的延伸结构，即浮栅延伸结构，所述半导体结构上具有层间介质层；
其特征在于，还包括：
可动开关，设置于所述浮栅延伸结构上方，所述可动开关对应位置的层间介质层中具有暴露浮栅延伸结构的开口，所述可动开关包括：支撑部件和导电互连部件，所述支撑部件位于所述导电互连部件的外围，且与所述层间介质层连接，并将所述导电互连部件悬置在所述开口上方，当向所述导电互连部件施加电压时，则所述导电互连部件与所述浮栅延伸结构电连接。
2.根据权利要求1所述的叠栅非易失性快闪存储单元，其特征在于，所述浮栅延伸结构上方具有隔离层，所述层间介质层开口的位置对应的所述隔离层中具有开口。
3.根据权利要求2所述的叠栅非易失性快闪存储单元，其特征在于，所述支撑部件为绝缘材料，所述支撑部件为分布在导电互连部件对称的两侧的引脚，且所述支撑部件和所述导电互连部件连接的一端位于导电互连部件下方，与层间介质层连接的一端位于层间介质层上方。
4.根据权利要求1所述的叠栅非易失性快闪存储单元，其特征在于，所述掺杂阱的导电类型为N型，所述叠栅晶体管为PMOS晶体管。
5.根据权利要求1所述的叠栅非易失性快闪存储单元，其特征在于所述掺杂阱的导电类型为P型，所述叠栅晶体管为NMOS晶体管。
6.根据权利要求1所述的叠栅非易失性快闪存储单元，其特征在于，所述浮栅延伸结构包括多晶硅层和位于所述多晶硅层上的绝缘层，所述开口包括：所述层间介质层中的介质层开口，及对应于介质层开口中央区域的所述绝缘层中的开口，即绝缘层开口；所述绝缘层开口位于所述介质层开口的中央区域。
7.根据权利要求6所述的叠栅非易失性快闪存储单元，其特征在于，所述导电互连部件对应于所述绝缘层开口的位置向浮栅延伸结构一侧凸出。
8.根据权利要求1所述的叠栅非易失性快闪存储单元，其特征在于，所述导电互连部件对应于所述开口的中央区域。
9.根据权利要求1所述的叠栅非易失性快闪存储单元，其特征在于，所述导电互连部件为金属材料。
10.一种包括阵列排列的权利要求1所述的叠栅非易失性快闪存储单元的叠栅非易失性快闪存储器件。
11.一种叠栅非易失性快闪存储单元的制造方法，其特征在于，包括步骤：
提供半导体结构，所述半导体结构包括衬底、位于衬底中的掺杂阱，和位于掺杂阱及其上的叠栅晶体管，所述叠栅晶体管包括源极区、漏极区，在源极区和漏极区之间具有浮栅结构、在浮栅结构上覆盖有隔离层、在隔离层上具有控制栅结构，所述半导体结构还包括浮栅结构在衬底上的延伸结构，即浮栅延伸结构，所述半导体结构上具有层间介质层；
对所述半导体结构进行刻蚀，在所述浮栅延伸结构上的层间介质层中形成第一开口；
在所述第一开口中填充牺牲介质；
在所述层间介质层上形成阻挡层，所述阻挡层覆盖部分所述牺牲介质；
刻蚀所述阻挡层，在所述阻挡层中形成暴露所述牺牲介质的第二开口；
在所述牺牲介质表面的所述阻挡层上形成导电层，所述导电层覆盖所述第二开口；
去除所述第一开口中的牺牲介质。
12.根据权利要求11所述的叠栅非易失性快闪存储单元的制造方法，其特征在于，所述浮栅延伸结构上方具有隔离层，所述浮栅延伸结构包括多晶硅层和位于所述多晶硅层上的绝缘层，对所述半导体延伸结构进行刻蚀形成第一开口的步骤包括：
对所述层间介质层和隔离层进行刻蚀，形成介质层开口；
对所述介质层开口内的所述绝缘层进行刻蚀，在介质层开口内的绝缘层中形成开口，即绝缘层开口。
13.根据权利要求12所述的叠栅非易失性快闪存储单元的制造方法，其特征在于，所述阻挡层位于第一开口的中央区域，所述第二开口位于第一开口的中央区域。
14.根据权利要求12所述的叠栅非易失性快闪存储单元的制造方法，其特征在于，所述绝缘层的材料为氮化硅。
15.根据权利要求13所述的叠栅非易失性快闪存储单元的制造方法，其特征在于，所述绝缘层的材料为氮化硅。
16.根据权利要求12所述的叠栅非易失性快闪存储单元的制造方法，其特征在于，所述导电层的材料为金属。
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| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160405 Address after: 710075, arc building, No. 60, West Avenue, new industrial park, hi tech Zone, Shaanxi, Xi'an, 204 Patentee after: Xi'an Yisheng Photoelectric Technology Co., Ltd. Address before: 201203 Shanghai City, Pudong New Area Zhangjiang hi tech park long East Road No. 3000 Building No. 5 room 501B Patentee before: Shanghai Lexvu Opto Mircoelectrics Technology Co., Ltd. Effective date of registration: 20160405 Address after: 710075, arc building, No. 60, West Avenue, new industrial park, hi tech Zone, Shaanxi, Xi'an, 204 Patentee after: Xi'an Yisheng Photoelectric Technology Co., Ltd. Address before: 201203 Shanghai City, Pudong New Area Zhangjiang hi tech park long East Road No. 3000 Building No. 5 room 501B Patentee before: Shanghai Lexvu Opto Mircoelectrics Technology Co., Ltd. |
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| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20200426 Address after: 315803 3 buildings, 4 buildings and 5 buildings, 335 Anju Road, Xiaogang street, Beilun District, Ningbo, Zhejiang. Patentee after: China core integrated circuit (Ningbo) Co., Ltd Address before: 710075, arc building, No. 60, West Avenue, new industrial park, hi tech Zone, Shaanxi, Xi'an, 204 Patentee before: Xi'an Yisheng Photoelectric Technology Co., Ltd. |