CN102201407A - 芯片上电容 - Google Patents

Abstract

本发明提供一种电容，其包括第一导电层、与第一导电层平行间隔设置的第二导电层、与第一导电层电性连接的向第二导电层延伸的多个平行间隔设置的第一导电部、与第二导电层电性连接的向第一导电层延伸的多个平行间隔设置的第二导电部。其中第一导电部和第二导电部相互平行且间隔交替地形成阵列，每个导电部形成于至少三个层上，这样扩大了导电部之间的相对面积，大大的增加了电容值，从而在单位晶圆面积上提高了电容密度。

Description

芯片上电容

【技术领域】

本发明涉及电容领域，特别是关于一种片上电容(capacitor on chip)。

【背景技术】

在各种电路设计中，电容被广泛的采用。一般包括MOS电容，PIP(Poly-Isolation-Poly)电容，MIM(Metal-Isolation-Metal)电容，MOM(Metal-Oxidation-Metal)电容等。在深亚微米及纳米工艺中，PIP电容和MIM电容由于需要额外的掩膜和工艺步骤，生产成本较高，虽然其电压系数较小，但一般不采用它们。MOS电容由于电压系数太大，在高线性度应用中，一般也不被采用。MOM电容具有很好的电压系数，且与标准工艺完全兼容，通常被采用。

于2005年12月27号公告的美国专利6,980,414(对比文件1)公开了一种MOM电容，本发明中的图2A和图2B(对比文件1中的图7C和图8)示出了对比文件1中的MOM电容的一个实施例。请参阅图2A和图2B所示，所述电容包括第一层701和第二层703，第一层701由两组导电带704A和704B组成，所述导电带704A与所述导电带704B交替平行设置，第二层703由两组导电带706A和706B组成，所述导电带706A与所述导电带706B交替平行设置，导电带706A和706B分别平行并重叠于导电带704A和704B。所述电容进一步包括将导电带704A和导电带706A连接在一起的竖直通孔(Via，其为导电材质形成)708A和将导电带704B和导电带706B连接在一起的竖直通孔708B。这样，在每层内的每两相邻导电带之间均会形成一电容Cpp，比如第一层中的相邻导电带704A和导电带704B之间就会形成一电容Cpp。此外，每两相邻通孔之间均会形成一电容Cv，比如通孔708A和通孔708B之间均会形成一电容Cv。这些电容并联在一起形成了电容。对比文件1中的这种电容结构有助于在单位芯片面积上制造出具有更大的电容值的MOM电容。

众所周知，对于平面工艺而言，相同电容值所需的芯片面积越小，则实现需要电容电路的芯片面积就越小，这样在相同晶圆面积上可制造出更多的芯片，进而单个芯片的成本就可以更低。因此提高单位面积MOM电容的电容密度，有助于减小芯片成本。

因此，有必要提出一种标准工艺中实现更高电容密度的MOM电容。

【发明内容】

本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。

本发明的目的在于提供一种电容，其可以在单位晶圆面积上实现较高的电容密度。

根据本发明的一方面，本发明提供一种电容，其包括第一导电层；与第一导电层平行间隔设置的第二导电层；与第一导电层电性连接的向第二导电层延伸的多个平行间隔设置的第一导电部；与第二导电层电性连接的向第一导电层延伸的多个平行间隔设置的第二导电部，其中各第二导电部与各第一导电部平行间隔设置；其中第一导电部和第二导电部形成一个阵列，第一导电部和第二导电部在所述阵列的一个边缘方向上交替排布，第一导电部和第二导电部在所述阵列的另一个边缘方向上也交替排布。

进一步的，第一导电部和第一导电层电性共同形成所述电容的一个电极，第二导电部和第二导电层共同形成所述电容的另一个电极。

进一步的，第一导电部和第二导电部均为柱状。

进一步的，第一导电部与第一导电层基本垂直，第二导电部与第二导电层基本垂直。

进一步的，每个导电部都形成于至少三个层上。

进一步的，所述电容为芯片上的电容，第一导电层与第二导电层为芯片上的不同层。

进一步的，第一导电层为一金属层，第二导电层为另一金属层。

进一步的，所述阵列的一个边缘方向与所述阵列的另一个边缘方向垂直。

根据本发明的另一方面，本发明提供一种芯片上电容，所述芯片包括有多个层，其包括：相互平行间隔设置的多个第一导电柱，每个第一导电柱穿越至少三个层，第一导电柱电性连接在一起形成所述电容的一个电极；相互平行间隔设置的且与第一导电柱平行间隔设置的多个第二导电柱，每个第二导电柱穿越至少三个层，第二导电柱电性连接在一起形成所述电容的另一个电极；其中第一导电柱和第二导电柱形成一个阵列，第一导电柱和第二导电柱在所述阵列的横向上交替排布，第一导电柱和第二导电柱在所述阵列的纵向上也交替排布。

进一步的，其还包括第一导电层和第二导电层，第一导电层与第一导电部电性连接，第二导电层与第二导电部电性连接。

与现有技术相比，本发明的电容包括两组相互平行且间隔交替的形成阵列的导电部，每个导电部形成于至少三个层上，这样扩大了导电部之间的相对面积，大大的增加了电容值，从而在单位晶圆面积上提高了电容密度。

【附图说明】

结合参考附图及接下来的详细描述，本发明将更容易理解，其中同样的附图标记对应同样的结构部件，其中：

图1A为本发明中芯片上电容的一个实施例的示意图；

图1B为图1A示出的芯片上电容沿A-A线的剖视示意图；

图1C为图1A示出的芯片上电容沿B-B线的剖视示意图；和

图2A和图2B示出了现有技术中的芯片上电容的一个实施例。

【具体实施方式】

本发明的详细描述主要通过程序、步骤、逻辑块、过程或其他象征性的描述来直接或间接地模拟本发明技术方案的运作。为透彻的理解本发明，在接下来的描述中陈述了很多特定细节。而在没有这些特定细节时，本发明则可能仍可实现。所属领域内的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的介绍他们的工作本质。换句话说，为避免混淆本发明的目的，由于熟知的方法、程序、成分和电路已经很容易理解，因此它们并未被详细描述。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。此外，表示一个或多个实施例的方法、流程图或功能框图中的模块顺序并非固定的指代任何特定顺序，也不构成对本发明的限制。

图1A为本发明中芯片上电容100的一个实施例的示意图。请参照图1A所示，所述电容100包括第一导电层120、与第一导电层120电性连接的数个第一导电部130(图1A中仅示例性的示出了两个)、第二导电层150和与第二导电层150电性连接的数个第二导电部140(图1A中仅示例性的示出了两个)，其中所述电容为芯片上的电容，第一导电层120和第二导电层150为芯片上的不同层。

第二导电层150与第一导电层120至少部分重叠且间隔平行设置。第一导电部130与第一导电层120基本垂直且从第一导电层120向第二导电层150延伸，其中第一导电部130并未延伸至并接触到第二导电层150，另外各第一导电部130之间间隔平行设置。第二导电部140与第二导电层150基本垂直且从第二导电层150向第一导电层120延伸，其中第二导电部140并未延伸至并接触到第一导电层120，另外各第二导电部140之间间隔平行设置，同时各第二导电部140与各第一导电部130之间也平行间隔设置。在一个实施例中，第一导电部和第二导电部均为柱状。

第一导电部130和第一导电层120共同形成了片上电容100的一个电极，第二导电部140和第二导电层120共同形成了片上电容100的另一个电极，在两个电极之间填充有绝缘介质(未示出)。

图1B为图1A示出的芯片上电容沿A-A线的剖视示意图。请参阅图1B所示，所述第一导电部130和第二导电部140形成一个阵列，第一导电部130和第二导电部140在所述阵列的一个边缘方向或横向上交替排布，以至于在所述阵列的一个边缘方向或横向上与一个第一导电部130相邻的导电部为第二导电部140且与一个第二导电部140相邻的导电部为第一导电部130，第一导电部130和第二导电部140在所述阵列的另一个边缘方向或纵向上也交替排布，以至于在所述阵列的另一个边缘方向或纵向上与一个第一导电部130相邻的导电部为第二导电部140且与一个第二导电部140相邻的导电部为第一导电部130。这样，在阵列的一个边缘方向或横向上每两个相邻的第一导电部130和第二导电部140之间均产生的一电容C1；在阵列的另一个边缘方向或纵向上，每两个相邻的第一导电部130和第二导电部140之间均产生的一个电容C2，所有的电容C1和电容C2并联在一起共同组成所述片上电容100。

图1C为图1A示出的芯片上电容沿B-B线的剖视示意图，其中所述芯片在第一层120和第二层150之间还包括有7个层，依次为第三层210、第四层220、第五层230、第六层240、第七层250、第八层260和第九层270。在其他实施例中，在第一层120和第二层150之间还包括有3、5、9或其他奇数个层。请参阅图1C所示，每个导电部穿越至少三个层，而在图1C给出的示例中，每个导电部穿越了6个层，其中第一导电部130穿越了第三层210、第四层220、第五层230、第六层240、第七层250和第八层260，第二导电部140穿越了第四层220、第五层230、第六层240、第七层250、第八层260和第九层270。每两个相邻的第一导电部130和第二导电部140之间都会形成一个电容。

众所周知，平板电容的电容值反比例于两极板的间距，正比例于两极板的正对面积，具体公式如下：

$C=\frac{\mathrm{\ϵ}\·S}{4\·\mathrm{\π}\·k\·d}$

其中，S为两平板重叠面积S，d为平板间距d，k为静电力常数，ε为平板间材料的介电常数，π为圆周率。

下面将本发明中的片上电容的电容密度与现有技术中的片上电容的电容密度进行比较。为了比较方便，本发明中的片上电容和现有技术中的片上电容的各个参数值的选取都进行了简化，在具体实现时，则不一定按照下述规则选取。

假设在矩阵的横向上相邻的第一导电部130与第二导电部140之间的间距为d，在矩阵的纵向上相邻的第一导电部130与第二导电部140之间的距离也为d，第一导电部130与第二导电部140均为边长为d的方形柱体。此外，假定在一个方形的区域内，有n个第一导电部，有n个第二导电部，导电部重叠的高度为h，则本发明中的片上电容在边长为(4n-1)*d的方形区域中的电容值C3为：

$C3=(2n-1)*2n*2*\frac{\mathrm{\ϵ}*h*d}{4\mathrm{\πk}*d}=\frac{\mathrm{\ϵ}*h}{4\mathrm{\πk}}*(8n^2-4n).$

如图2A和2B所示，假设导电带706A和706B的宽度为d，相邻导电带706A和706B之间的距离为d，在一个方形的区域内，有n个导电带706A，有n个导电带706B，几个导电层加通孔层的厚度一共为h，则现有技术中的片上电容在边长为(4n-1)*d的方形区域中的电容值肯定小于：

$C4=\frac{\mathrm{\ϵ}}{4\·\mathrm{\π}\·k}\·\frac{(4n-1)\·d\·h}{d}\·(2n-1)=\frac{\mathrm{\ϵ}}{4\·\mathrm{\π}\·k}\·(4n-1)\·h\·(2n-1)=\frac{\mathrm{\ϵ}\·h}{4\·\mathrm{\π}\·k}\·(8n^2-6n+1),$

在上式中计算的重叠面积S为(4n-1)*d*h，在现有技术中所述重叠面积S肯定小于(4n-1)*d*h，因为在现有技术中的两个导电层之间还有VIA层，而VIA层的厚度甚至大于相邻导电层的厚度，而在VIA层中的重叠面积非常有限。此外虽然VIA层的相邻VIA之间也存在同层电容，但由于重叠面积很小并且距离较远，其电容值远小于其他同层电容。

很显然，本发明中的片上电容在边长为(4n-1)*d的方形区域中的电容值C3要大于电容值C4，更大于现有技术中的片上电容在边长为(4n-1)*d的方形区域中的电容值。因此，本发明可以在单位晶圆面积上实现更高的电容密度。

在一个实施例中，芯片中有多个金属层，每两个金属层之间都有一通孔层(VIA层)，本发明中的第一导电层120可以为其中一个金属层，第二导电层150可以为其中另一金属层，第一导电部130则穿越位于第一导电层和第二导电层之间的通孔层和金属层并与第二导电层通过一通孔层间隔开，第二导电部140则穿越位于第一导电层和第二导电层之间的通孔层和金属层并与第一导电层通过一通孔层间隔开。

在其它实施例中，还可以对本发明作出很多改变，比如可以不设置第一导电层120和第二导电层150，通过其他方式比如导线的方式将第一导电部130连接在一起以形成电容的一个电极，通过其他方式比如导线的方式将第二导电部150连接在一起以形成电容的另一个电极。

综上所述，本发明的电容与现有技术的电容相比，大大的扩大了电容密度，从而可以在芯片上的单位晶圆面积上实现较高的MOM电容密度。

上述说明已经充分揭露了本发明的具体实施方式。需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (10)

1.一种电容，其特征在于，其包括：

第一导电层；

与第一导电层平行间隔设置的第二导电层；

与第一导电层电性连接的向第二导电层延伸的多个平行间隔设置的第一导电部；

与第二导电层电性连接的向第一导电层延伸的多个平行间隔设置的第二导电部，其中各第二导电部与各第一导电部平行间隔设置；其中

第一导电部和第二导电部形成一个阵列，第一导电部和第二导电部在所述阵列的一个边缘方向上交替排布，第一导电部和第二导电部在所述阵列的另一个边缘方向上也交替排布。

2.根据权利要求1所述的电容，其特征在于，第一导电部和第一导电层电性共同形成所述电容的一个电极，第二导电部和第二导电层共同形成所述电容的另一个电极。

3.根据权利要求1所述的电容，其特征在于，第一导电部和第二导电部均为柱状。

4.根据权利要求1所述的电容，其特征在于，第一导电部与第一导电层基本垂直，第二导电部与第二导电层基本垂直。

5.根据权利要求1-4任一项所述的电容，其特征在于，每个导电部都形成于至少三个层上。

6.根据权利要求5所述的电容，其特征在于，所述电容为芯片上的电容，第一导电层与第二导电层为芯片上的不同层。

7.根据权利要求6所述的电容，其特征在于，第一导电层为一金属层，第二导电层为另一金属层。

8.根据权利要求6所述的电容，其特征在于，所述阵列的一个边缘方向与所述阵列的另一个边缘方向垂直。

9.一种芯片上电容，所述芯片包括有多个层，其特征在于，其包括：

相互平行间隔设置的多个第一导电柱，每个第一导电柱穿越至少三个层，第一导电柱电性连接在一起形成所述电容的一个电极；

相互平行间隔设置的且与第一导电柱平行间隔设置的多个第二导电柱，每个第二导电柱穿越至少三个层，第二导电柱电性连接在一起形成所述电容的另一个电极；

其中第一导电柱和第二导电柱形成一个阵列，第一导电柱和第二导电柱在所述阵列的横向上交替排布，第一导电柱和第二导电柱在所述阵列的纵向上也交替排布。

10.根据权利要求9所述的电容，其特征在于，其还包括第一导电层和第二导电层，第一导电层与第一导电部电性连接，第二导电层与第二导电部电性连接。

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