CN102200952A - 可扩展的层次化嵌入式cpu存储器系统 - Google Patents
可扩展的层次化嵌入式cpu存储器系统 Download PDFInfo
- Publication number
- CN102200952A CN102200952A CN2011100755347A CN201110075534A CN102200952A CN 102200952 A CN102200952 A CN 102200952A CN 2011100755347 A CN2011100755347 A CN 2011100755347A CN 201110075534 A CN201110075534 A CN 201110075534A CN 102200952 A CN102200952 A CN 102200952A
- Authority
- CN
- China
- Prior art keywords
- instruction
- memory
- chip
- data slice
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 296
- 238000013517 stratification Methods 0.000 claims description 13
- 230000000052 comparative effect Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000007334 memory performance Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Images
Landscapes
- Bus Control (AREA)
Abstract
一种可扩展的层次化嵌入式CPU存储器系统，包括嵌入式CPU存储器、系统总线主设备接口和系统总线从设备接口，还包括存储器资源访问仲裁器，所述存储器资源访问仲裁器通过内部总线与处理器连接，所述存储器资源访问仲裁器同时通过指令总线和数据总线与系统总线主设备接口连接，所述存储器资源访问仲裁器还与所述系统总线从设备接口连接；所述存储器资源访问仲裁器通过对指令总线和数据总线上的访问地址进行判别，将访问请求发送到指令片内存储器、数据片内存储器、指令片外存储器接口、数据片外存储器接口或系统总线主设备接口上。本发明能使嵌入式CPU存储器系统灵活配置，适应多种应用需求，并提升嵌入式CPU的性能。
Description
技术领域
本发明涉及嵌入式处理器领域，尤其是一种嵌入式CPU存储器系统。
背景技术
储器系统是计算机体系结构的核心组成之一，特别是对于嵌入式CPU，指令和数据的存储加载过程已经成为嵌入式CPU性能提升的瓶颈之一。近三十年的数据表明，以64KB的DRAM为例，存储器在时延方面的性能增长为年均7％，而存储器性能的年均增长约为41％。单纯从减小存储器时延角度来提升存储器性能显然已经很难满足处理器的性能要求。因此，当前国际主流技术均采用了存储器层次化设计。
典型的存储器系统包括以下四个层次：寄存器(Register)→片内高速缓存(Cache)→主存储器(Memory)→辅助存储器(Disk)。与CPU耦合越紧密的存储设备速度越快，但每比特存储成本越高，容量越小；与CPU距离越远的存储设备速度越慢，但每比特存储成本越低，容量越大。存储器系统层次化的目的即在于用较低的成本构建一个访问速度接近于最快层次存储器的存储系统。
现有的嵌入式CPU存储器系统一般包含两个层次的存储器资源，即片内高速缓存(Cache)和系统总线主设备接口。该技术的缺陷是，片内高速缓存除了存储数据(Data)之外，还必须存储用于判断片内高速缓存命中的标志位(Tag)，因此其面积和成本较大；而且每次可高缓的指令或数据访问，都需要同时开启所有数据路和标志路，导致功耗较高，同时访问时延也较大。因此片内高速缓存不适用于超低功耗、超低成本的嵌入式系统。
另外，还有一些嵌入式CPU存储器系统使用片内紧耦合存储器(TCM)，但现有TCM技术的缺陷是，片内紧耦合存储器的基地址和范围固定，不能根据系统需要灵活配置。
发明内容
为了克服已有嵌入式CPU存储器系统面积大、成本和功耗高、不能灵活配置，不适应超低功耗、超低成本的应用领域的缺陷，本发明提供一种低成本下实现灵活配置、功耗较低、提升嵌入式CPU的性能的可扩展的层次化嵌入式CPU存储器系统。
本发明解决其技术问题所采用的技术方案是：
一种可扩展的层次化嵌入式CPU存储器系统，包括嵌入式CPU存储器、系统总线主设备接口和系统总线从设备接口，所述嵌入式CPU存储器包括指令片内存储器、指令片外存储器、数据片内存储器和数据片外存储器；所述系统总线主设备接口和系统总线从设备接口与系统总线连接；
所述指令总线与所述指令片内存储器、指令片外存储器接口连接，所述指令片外存储器接口与所述指令片外存储器连接，所述指令片外存储器与指令片外从设备接口连接，所述指令片外从设备接口与所述系统总线连接；
所述数据总线与所述数据片内存储器、数据片外存储器接口连接，所述数据片外存储器接口与所述数据片外存储器连接，所述数据片外存储器与数据片外从设备接口连接，所述数据片外从设备接口与所述系统总线连接；
所述嵌入式CPU存储器系统还包括存储器资源访问仲裁器，所述存储器资源访问仲裁器通过内部总线与处理器连接，所述存储器资源访问仲裁器同时通过指令总线和数据总线与系统总线主设备接口连接，所述存储器资源访问仲裁器还与所述系统总线从设备接口连接；
所述存储器资源访问仲裁器通过对指令总线和数据总线上的访问地址进行判别，将访问请求发送到指令片内存储器、数据片内存储器、指令片外存储器接口、数据片外存储器接口或系统总线主设备接口上。
进一步，所述嵌入式CPU存储器系统中，以访问优先级依次从高到低分为三个层次存储器资源，其中，第一层次存储器资源为指令片内存储器和数据片内存储器，第二层次存储器资源为指令片外存储器和数据片外存储器，第三层次存储器资源为系统总线主设备接口。当然，也可以选择其他的分层方式。
再进一步，所述第一层次存储器资源、第二层次存储器资源为可配置资源，第三层次存储器资源为不可配置的系统必备资源。
所述指令片内存储器和数据片内存储器均与所述系统总线从设备接口连接，系统总线从设备接口内设有指令片内存储器基地址与范围寄存器、数据片内存储器基地址与范围寄存器，该两个寄存器动态可配置，存储器资源访问仲裁器与指令片内存储器基地址与范围寄存器、数据片内存储器基地址与范围寄存器相连，存储器资源访问仲裁器根据指令片内存储器基地址与范围寄存器的基地址与范围判断总线请求是否落在指令片内存储器上，以及根据数据片内存储器基地址与范围寄存器的基地址与范围判断总线请求是否落在数据片内存储器上。
所述指令片外存储器接口与指令片外从设备接口相连，由指令片外存储器接口向存储器资源访问仲裁器输入指令片外存储器基地址、地址比较掩码和指令片外存储器使能位，存储器资源访问仲裁器根据指令片外存储器接口输入信息判断总线请求是否落在指令片外存储器接口上，指令片外存储器基地址、地址比较掩码和指令片外存储器使能位由用户灵活产生；
所述数据片外存储器接口与数据片外从设备接口相连，由数据片外存储器接口向存储器资源访问仲裁器输入数据片外存储器基地址、地址比较掩码和数据片外存储器使能位，存储器资源访问仲裁器根据数据片外存储器接口输入信息判断总线请求是否落在数据片外存储器接口上，数据片外存储器基地址、地址比较掩码和数据片外存储器使能位由用户灵活产生。
所述存储器资源访问仲裁器中，对于那些没有落入数据片内存储器、指令片内存储器、数据片外存储器接口与指令片外存储器接口的访问请求，其访问均通过系统总线主设备接口实现对系统总线的访问。
本发明的技术构思为：在嵌入式CPU存储器系统中，引进存储器资源访问仲裁器判断访问请求，将不同访问请求精确发送到相应存储器资源上；引进系统总线从设备接口，设计指令片内存储器基地址和范围寄存器用于实现指令片内存储器基地址和范围的灵活配置，设计数据片内存储器基地址和范围寄存器用于实现数据片内存储器基地址和范围的灵活配置；引进指令片外存储器接口，实现指令片外存储器的灵活扩展；引进数据片外存储器接口，实现数据片外存储器的灵活扩展。
本发明的有益效果主要表现在：低成本下实现存储器系统灵活配置、功耗较低、提升嵌入式CPU的性能。
附图说明
图1是本发明提出的易扩展的层次化嵌入式CPU存储器系统装置的示意图。
图2是存储器资源访问仲裁器的总线网络装置的示意图。
图3是存储器资源访问仲裁器的地址比较器装置以及仲裁机制的示意图。
图4是片内存储器基址动态可调和容量动态可调的实现装置的示意图。
图5是一个具体实施例中片内存储器容量、片内存储器基址和地址掩码的对应关系的示意图。
图6是一种用于支持片外存储器基地址动态可调的用户自定义存储器装置的示意图。
具体实施方式
下面结合附图对本发明作进一步描述。
参照图1～图6，一种可扩展的层次化嵌入式CPU存储器系统，包括嵌入式CPU存储器、系统总线主设备接口和系统总线从设备接口，所述嵌入式CPU存储器包括指令片内存储器、指令片外存储器、数据片内存储器和数据片外存储器；所述系统总线主设备接口和系统总线从设备接口与系统总线连接；
所述指令总线与所述指令片内存储器、指令片外存储器接口连接，所述指令片外存储器接口与所述指令片外存储器连接，所述指令片外存储器与指令片外从设备接口连接，所述指令片外从设备接口与所述系统总线连接；
所述数据总线与所述数据片内存储器、数据片外存储器接口连接，所述数据片外存储器接口与所述数据片外存储器连接，所述数据片外存储器与数据片外从设备接口连接，所述数据片外从设备接口与所述系统总线连接；
所述嵌入式CPU存储器系统还包括存储器资源访问仲裁器，所述存储器资源访问仲裁器通过内部总线与处理器连接，所述存储器资源访问仲裁器同时通过指令总线和数据总线与系统总线主设备接口连接，所述存储器资源访问仲裁器还与所述系统总线从设备接口连接；
所述存储器资源访问仲裁器通过对指令总线和数据总线上的访问地址进行判别，将访问请求发送到指令片内存储器、数据片内存储器、指令片外存储器接口、数据片外存储器接口或系统总线主设备接口上。
所述嵌入式CPU存储器系统中，以访问优先级依次从高到低分为三个层次存储器资源，其中，第一层次存储器资源为指令片内存储器和数据片内存储器，第二层次存储器资源为指令片外存储器和数据片外存储器，第三层次存储器资源为系统总线主设备接口。当然，也可以选择其他的分层方式。
所述第一层次存储器资源、第二层次存储器资源为可配置资源，第三层次存储器资源为不可配置的系统必备资源。
所述指令片内存储器和数据片内存储器均与所述系统总线从设备接口连接，系统总线从设备接口内设有指令片内存储器基地址与范围寄存器、数据片内存储器基地址与范围寄存器，该两个寄存器动态可配置，存储器资源访问仲裁器与指令片内存储器基地址与范围寄存器、数据片内存储器基地址与范围寄存器相连，存储器资源访问仲裁器根据指令片内存储器基地址与范围寄存器的基地址与范围判断总线请求是否落在指令片内存储器上，以及根据数据片内存储器基地址与范围寄存器的基地址与范围判断总线请求是否落在数据片内存储器上。
所述指令片外存储器接口与指令片外从设备接口相连，由指令片外存储器接口向存储器资源访问仲裁器输入指令片外存储器基地址、地址比较掩码和指令片外存储器使能位，存储器资源访问仲裁器根据指令片外存储器接口输入信息判断总线请求是否落在指令片外存储器接口上，指令片外存储器基地址、地址比较掩码和指令片外存储器使能位由用户灵活产生；
所述数据片外存储器接口与数据片外从设备接口相连，由数据片外存储器接口向存储器资源访问仲裁器输入数据片外存储器基地址、地址比较掩码和数据片外存储器使能位，存储器资源访问仲裁器根据数据片外存储器接口输入信息判断总线请求是否落在数据片外存储器接口上，数据片外存储器基地址、地址比较掩码和数据片外存储器使能位由用户灵活产生。
所述存储器资源访问仲裁器中，对于那些没有落入数据片内存储器、指令片内存储器、数据片外存储器接口与指令片外存储器接口的访问请求，其访问均通过系统总线主设备接口实现对系统总线的访问。
图1示出了本发明提出的可扩展的层次化嵌入式CPU存储器系统装置的一个具体实施例。本嵌入式CPU存储器系统117包含以下组成：
图1示出的连接整个系统的独立的指令总线13和数据总线14。指令总线13上传递指令的取指请求、地址、指令长度信息、指令码，以及内存区域保护相关信息。数据总线14上传递数据访问的请求、地址、读写标志、写出的数据及其长度信息，读入的数据及其有效位标志，以及内存区域保护相关信息。
图1示出的作为整个存储器系统装置控制核心的存储器资源访问仲裁器12。仲裁器12通过内部总线1(118)和内部总线2(119)与处理器核心进行双向通信。仲裁器接受内部总线1和内部总线2上的访问请求和访问地址，通过地址比较，向相应的存储器资源发送访问请求。内部总线1和内部总线2是处理器核心与存储器系统的通信接口，其实现可以有多种协议。其中一种按照哈佛结构的组织原则，指令总线和数据总线相分离，则内部总线1可以实例化为指令总线，内部总线2可以实例化为数据总线。
图1示出的位于本存储器系统设备第一层次的片内存储器15、16及其系统总线从设备接口17。片内存储器15、16可以实现指令和数据的单周期访问。类似的，在一种实施例中，可以按照哈佛结构的组织原则，片内存储器可以划分为指令片内存储器15和数据片内存储器16，其中指令片内存储器15只连接于指令总线13上，数据片内存储器16只连接于数据总线14上。系统总线从设备接口17负责接收系统DMA的读写请求，向片内存储器15、16写入或读出指令和数据。系统总线从设备接口17同时负责实现片内存储器基地址的动态可调。
图1示出的位于本存储器系统设备第二层次的片外存储器接口18、19。片外存储器接口为用户提供了一种自主扩展存储器的选择。用户自定义的片外扩展存储器110、111位于系统时钟域，由片外存储器接口18、19负责处理器时钟域与系统时钟域之间的转换。片外从设备接口112、113负责向片外扩展的存储器写入或读出指令和数据，同时实现片外存储器基地址的动态可调。类似的，在一种实施例中，也可以按照哈佛结构的组织原则，将片外存储器划分为指令片外存储器110和数据片外存储器111。
图1示出的位于本存储器系统设备第三层次的系统总线主设备接口114。经仲裁器仲裁后，若指令或数据的请求均不命中在片内存储器和片外存储器接口上，则仲裁器将本次请求通过系统总线主设备接口114向系统总线发起请求，从系统内存中读写数据。
图1示出的三个层次的存储器资源访问优先级顺序依次从高到低，访问速度依次从快到慢。片内存储器15、16的访问优先级高于片外存储器接口18、19，片外存储器接口18、19的访问优先级高于系统总线主设备接口114；片内存储器15、16的访问速度快于片外存储器接口18、19，片外存储器接口18、19的访问速度快于系统总线主设备接口114。
图1示出的第一、第二层次的存储器设备资源为可配置资源，可根据应用的实际需求进行灵活配置；第三层次存储器设备资源为系统必备资源，不可配置。位于第一层次的指令片内存储器15、数据片内存储器16和位于第二层次的指令片外存储器接口18、数据片外存储器接口19均为可配置资源，而位于第三层次的系统总线主设备接口为系统必备资源。
图2示出了本发明提出的总线网络，用于连接处理器核心和存储器系统。在处理器核心一侧，处理器核心通过n条内部总线(21、22)连接到总线网络上。在存储器系统一侧，由存储器资源访问仲裁器控制的数据选择器，选择相应的内部总线1(21)或内部总线2(22)连接到指令总线(23)和数据总线(24)上。
如图2所示，在一种典型的实施例中，处理器的内部总线数n＝2，即处理器核心通过两条内部总线连接到总线网络上，其中一条为内部指令总线，另一条为内部数据总线。对于严格的哈佛结构处理器来说，总线网络将内部指令总线(21)唯一的连接到存储器系统指令总线(23)上，将内部数据总线(22)唯一的连接到存储器系统数据总线(24)上。这样，取指过程只能访问系统内存的指令区，而数据读写过程只能访问系统内存的数据区。
如图2所示，在另一种特殊的实施例中，嵌入式处理器指令集通常包含程序计数器(PC)相对寻址的指令，用于加载大范围立即数(例如加载一个32位的数据)。这类指令的本质是将需加载的大范围立即数存放在指令区，通过程序计数器相对寻址的方式，从指令区中读出相应的数据。这类处理器架构属于非严格的哈佛结构，对于该类型处理器，内部指令总线(21)和内部数据总线(22)都需连接到存储器系统指令总线(23)上，并通过一个数据选择器选择相应的访问源。
如图3示出了本发明提出的存储器资源访问仲裁器的地址比较器装置以及仲裁机制。系统总线从设备接口17设计有指令片内存储器基地址和范围寄存器32和数据片内存储器基地址和范围寄存器33。指令片内存储器基地址和范围寄存器32的片内存储器容量控制位，用于产生指令访问的地址掩码；数据片内存储器基地址和范围寄存器33的片内存储器容量控制位，用于产生数据访问的地址掩码。当前存储器访问地址经过一个与门34和地址掩码进行“按位与”操作，然后送入地址比较器35与片内存储器基地址进行比较。若比较结果相等，且片内存储器使能位有效，则表示当前访问命中在片内存储器上，仲裁器会将本次访问请求和相关访问信息发送到片内存储器上；若比较结果不相等，则表示当前访问不在片内存储器中，仲裁器会将本次访问请求和相关访问信息发送到其他相应的存储器资源上；若片内存储器使能位无效，则表示当前片内存储器不可用，仲裁器会将本次访问请求发送到其他相应的存储器资源上。
如图4示出了片内存储器基地址动态可调和容量动态可调的实现装置。处理器通过系统总线，向系统总线从设备接口17上的指令片内存储器基地址和范围寄存器写入指令片内存储器基地址、指令片内存储器容量以及指令片内存储器使能位；向系统总线从设备接口17上的数据片内存储器基地址和范围寄存器写入数据片内存储器基地址、数据片内存储器容量以及数据片内存储器使能位。
如图4示出的实现装置，在一个具体实施例中，片内存储器基地址43、片内存储器容量控制位44、片内存储器使能位45可以位于同一片内存储器基地址和范围寄存器的不同位上，由软件按照特定的格式，通过系统总线从设备接口一并写入。。在另一个实施例中，片内存储器基地址43、片内存储器容量控制位44、片内存储器使能位45可以各自对应一个专门的寄存器，由软件通过系统总线从设备接口对各个寄存器分别进行读写。
如图4示出的实现装置，可以通过修改位于系统总线从设备接口17上的片内存储器基地址和范围寄存器的片内存储器基地址段43实现片内存储器的重定位；可以通过修改位于系统总线从设备接口17上的片内存储器基地址和范围寄存器的片内存储器容量控制位44实现片内存储器容量大小的动态配置。片内存储器容量控制位对应的容量大小应小于或等于实际的片内存储器大小。
如图4示出的实现装置，使用片内存储器容量控制位44控制的数据选择器46产生地址掩码，用于存储器资源访问仲裁器地址比较器的部分地址比较屏蔽。
如图5示出了一个具体实施例中片内存储器容量、片内存储器基地址和地址掩码的对应关系。在这个具体实施例中，实现了片内存储器容量1KB、2KB、4KB、8KB、16KB、32KB、64KB、128KB、256KB、512KB的动态可调，则片内存储器基址的宽度范围是22比特到13比特，相应的，需要产生9比特宽度的地址掩码用于存储器资源访问仲裁器的部分地址比较屏蔽。
如图6示出了一种用于支持片外存储器基地址动态可调的用户自定义存储器扩展装置。片外存储器位于系统时钟域，因此片外存储器接口61包含系统时钟域和处理器时钟域两个时钟域。两个时钟域之间的信号传递需要专门的控制逻辑保证信号的正确采样。
如图6示出的一种用于支持片外存储器基地址动态可调的用户自定义存储器装置包含5条逻辑通路：
●从处理器时钟域到系统时钟域的控制通路(62)，传递片外存储器访问请求。
●从处理器时钟域到系统时钟域的数据通路(63)，传递片外存储器访问地址、数据读写信息、数据大小信息和存储到片外存储器的目标数据。
●从系统时钟域到处理器时钟域的控制通路(64)，传递片外存储器传输完成信号。
●从系统时钟域到处理器时钟域的数据通路(65)，传递从片外存储器读入的数据、数据的有效性信息以及访问错误信息。
●从系统时钟域到处理器时钟域的片外存储器扩展通路(66)，传递片外存储器基址、地址掩码和片外存储器使能位信号。
如图6示出的一种片外存储器基地址动态可调存储器扩展装置中的前四条逻辑通路62、63、64、65是片外存储器的数据访问通路，第五条通路66是片外存储器配置通路。
如图6示出的一种存储器扩展装置中的片外存储器配置通路66用于实现片外存储器基地址动态可调和容量动态可调，其实现原理与片内存储器相同。片外存储器基地址、地址比较掩码和片外存储器使能位由用户灵活产生，本发明提出的存储器系统装置不对片外存储器基址、地址比较掩码和片外存储器使能位的产生方式做任何限制。地址比较掩码用于在仲裁器中与当前访问请求的地址信号进行“按位与”运算后进入仲裁器地址比较器与片外存储器基地址进行比较。若地址比较器比较结果相等，且片外存储器使能位有效，则表示当前访问命中在片外存储器上，仲裁器会将本次访问请求发送到片外存储器接口上；若比较结果不相等，则表示当前访问不在片外存储器上，仲裁器会将本次访问请求发送到其他相应的存储器资源上；若片外存储器使能位无效，则表示当前片外存储器不可用，仲裁器会将本次访问请求发送到其他相应的存储器资源上。
Claims (6)
1.一种可扩展的层次化嵌入式CPU存储器系统，其特征在于：包括嵌入式CPU存储器、系统总线主设备接口和系统总线从设备接口，所述嵌入式CPU存储器包括指令片内存储器、指令片外存储器、数据片内存储器和数据片外存储器；所述系统总线主设备接口和系统总线从设备接口与系统总线连接；
所述指令总线与所述指令片内存储器、指令片外存储器接口连接，所述指令片外存储器接口与所述指令片外存储器连接，所述指令片外存储器与指令片外从设备接口连接，所述指令片外从设备接口与所述系统总线连接；
所述数据总线与所述数据片内存储器、数据片外存储器接口连接，所述数据片外存储器接口与所述数据片外存储器连接，所述数据片外存储器与数据片外从设备接口连接，所述数据片外从设备接口与所述系统总线连接；其特征在于：
所述嵌入式CPU存储器系统还包括存储器资源访问仲裁器，所述存储器资源访问仲裁器通过内部总线与处理器连接，所述存储器资源访问仲裁器同时通过指令总线和数据总线与系统总线主设备接口连接，所述存储器资源访问仲裁器还与所述系统总线从设备接口连接；
所述存储器资源访问仲裁器通过对指令总线和数据总线上的访问地址进行判别，将访问请求发送到指令片内存储器、数据片内存储器、指令片外存储器接口、数据片外存储器接口或系统总线主设备接口上。
2.如权利要求1所述的可扩展的层次化嵌入式CPU存储器系统，其特征在于：所述嵌入式CPU存储器系统中，以访问优先级依次从高到低分为三个层次存储器资源，其中，第一层次存储器资源为指令片内存储器和数据片内存储器，第二层次存储器资源为指令片外存储器和数据片外存储器，第三层次存储器资源为系统总线主设备接口。
3.如权利要求2所述的可扩展的层次化嵌入式CPU存储器系统，其特征在于：所述第一层次存储器资源、第二层次存储器资源为可配置资源，第三层次存储器资源为不可配置的系统必备资源。
4.如权利要求1～3之一所述的可扩展的层次化嵌入式CPU存储器系统，其特征在于：所述指令片内存储器和数据片内存储器均与所述系统总线从设备接口连接，系统总线从设备接口内设有指令片内存储器基地址与范围寄存器、数据片内存储器基地址与范围寄存器，该两个寄存器动态可配置，存储器资源访问仲裁器与指令片内存储器基地址与范围寄存器、数据片内存储器基地址与范围寄存器相连，存储器资源访问仲裁器根据指令片内存储器基地址与范围寄存器的基地址与范围判断总线请求是否落在指令片内存储器上，以及根据数据片内存储器基地址与范围寄存器的基地址与范围判断总线请求是否落在数据片内存储器上。
5.如权利要求1～3之一所述的可扩展的层次化嵌入式CPU存储器系统，其特征在于：所述指令片外存储器接口与指令片外从设备接口相连，由指令片外存储器接口向存储器资源访问仲裁器输入指令片外存储器基地址、地址比较掩码和指令片外存储器使能位，存储器资源访问仲裁器根据指令片外存储器接口输入信息判断总线请求是否落在指令片外存储器接口上，指令片外存储器基地址、地址比较掩码和指令片外存储器使能位由用户灵活产生；
所述数据片外存储器接口与数据片外从设备接口相连，由数据片外存储器接口向存储器资源访问仲裁器输入数据片外存储器基地址、地址比较掩码和数据片外存储器使能位，存储器资源访问仲裁器根据数据片外存储器接口输入信息判断总线请求是否落在数据片外存储器接口上，数据片外存储器基地址、地址比较掩码和数据片外存储器使能位由用户灵活产生。
6.如权利要求1～3之一所述的可扩展的层次化嵌入式CPU存储器系统，其特征在于：所述存储器资源访问仲裁器中，对于那些没有落入数据片内存储器、指令片内存储器、数据片外存储器接口与指令片外存储器接口的访问请求，其访问均通过系统总线主设备接口实现对系统总线的访问。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2011100755347A CN102200952A (zh) | 2011-03-28 | 2011-03-28 | 可扩展的层次化嵌入式cpu存储器系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2011100755347A CN102200952A (zh) | 2011-03-28 | 2011-03-28 | 可扩展的层次化嵌入式cpu存储器系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102200952A true CN102200952A (zh) | 2011-09-28 |
Family
ID=44661641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2011100755347A Pending CN102200952A (zh) | 2011-03-28 | 2011-03-28 | 可扩展的层次化嵌入式cpu存储器系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102200952A (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103180817A (zh) * | 2012-07-02 | 2013-06-26 | 杭州华为数字技术有限公司 | 存储扩展装置及服务器 |
| CN108062486A (zh) * | 2017-12-15 | 2018-05-22 | 杭州中天微系统有限公司 | 一种针对间接访问存储控制器的存储保护装置 |
| CN108197503A (zh) * | 2017-12-15 | 2018-06-22 | 杭州中天微系统有限公司 | 一种为间接访问存储控制器增加保护功能的装置 |
| CN110210232A (zh) * | 2019-06-06 | 2019-09-06 | 成都海光集成电路设计有限公司 | 数据存储方法与装置 |
| CN112134814A (zh) * | 2020-08-24 | 2020-12-25 | 合肥学院 | 一种板级互联网络结构及通信方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4737932A (en) * | 1984-06-05 | 1988-04-12 | Nec Corporation | Processor |
| CN101692212A (zh) * | 2009-06-19 | 2010-04-07 | 北京中星微电子有限公司 | 一种访问存储器的方法、系统和总线仲裁装置 |
| CN101894281A (zh) * | 2010-06-18 | 2010-11-24 | 山东大学 | 一种多协议uhf rfid读写器基带信号处理soc芯片 |
-
2011
- 2011-03-28 CN CN2011100755347A patent/CN102200952A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4737932A (en) * | 1984-06-05 | 1988-04-12 | Nec Corporation | Processor |
| CN101692212A (zh) * | 2009-06-19 | 2010-04-07 | 北京中星微电子有限公司 | 一种访问存储器的方法、系统和总线仲裁装置 |
| CN101894281A (zh) * | 2010-06-18 | 2010-11-24 | 山东大学 | 一种多协议uhf rfid读写器基带信号处理soc芯片 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103180817A (zh) * | 2012-07-02 | 2013-06-26 | 杭州华为数字技术有限公司 | 存储扩展装置及服务器 |
| WO2014005261A1 (zh) * | 2012-07-02 | 2014-01-09 | 杭州华为数字技术有限公司 | 存储扩展装置及服务器 |
| US9053252B2 (en) | 2012-07-02 | 2015-06-09 | Huawei Technologies Co., Ltd. | Storage expansion apparatus and server |
| CN103180817B (zh) * | 2012-07-02 | 2015-09-30 | 杭州华为数字技术有限公司 | 存储扩展装置及服务器 |
| CN108062486B (zh) * | 2017-12-15 | 2020-09-15 | 杭州中天微系统有限公司 | 一种针对间接访问存储控制器的存储保护装置 |
| CN108197503A (zh) * | 2017-12-15 | 2018-06-22 | 杭州中天微系统有限公司 | 一种为间接访问存储控制器增加保护功能的装置 |
| WO2019114477A1 (en) * | 2017-12-15 | 2019-06-20 | C-Sky Microsystems Co., Ltd. | Apparatus for adding protection function for indirect access memory controller |
| CN108062486A (zh) * | 2017-12-15 | 2018-05-22 | 杭州中天微系统有限公司 | 一种针对间接访问存储控制器的存储保护装置 |
| CN108197503B (zh) * | 2017-12-15 | 2020-09-15 | 杭州中天微系统有限公司 | 一种为间接访问存储控制器增加保护功能的装置 |
| US11216192B2 (en) | 2017-12-15 | 2022-01-04 | C-Sky Microsystems Co., Ltd. | Memory protective apparatus for indirect access memory controller |
| US11256830B2 (en) | 2017-12-15 | 2022-02-22 | C-Sky Microsystems Co., Ltd. | Apparatus for adding protection function for indirect access memory controller |
| US11726675B2 (en) | 2017-12-15 | 2023-08-15 | C-Sky Microsystems Co., Ltd. | Memory protective apparatus for indirect access memory controller |
| CN110210232A (zh) * | 2019-06-06 | 2019-09-06 | 成都海光集成电路设计有限公司 | 数据存储方法与装置 |
| CN110210232B (zh) * | 2019-06-06 | 2022-05-24 | 成都海光集成电路设计有限公司 | 数据存储方法与装置 |
| CN112134814A (zh) * | 2020-08-24 | 2020-12-25 | 合肥学院 | 一种板级互联网络结构及通信方法 |
| CN112134814B (zh) * | 2020-08-24 | 2022-04-12 | 合肥学院 | 一种板级互联网络结构及通信方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11132298B2 (en) | Apparatus and method for implementing a multi-level memory hierarchy having different operating modes | |
| CN103946826B (zh) | 用于在公共存储器通道上实现多级存储器层级的设备和方法 | |
| US10241912B2 (en) | Apparatus and method for implementing a multi-level memory hierarchy | |
| KR101636634B1 (ko) | 프로세서로부터 메모리 서브시스템으로 데이터를 지능적으로 플러싱하기 위한 시스템 및 방법 | |
| TWI489276B (zh) | 於第二階記憶體階層中記憶體側快取的動態部份斷電之系統與方法 | |
| Jadidi et al. | High-endurance and performance-efficient design of hybrid cache architectures through adaptive line replacement | |
| US9286205B2 (en) | Apparatus and method for phase change memory drift management | |
| CN102200952A (zh) | 可扩展的层次化嵌入式cpu存储器系统 | |
| Ware et al. | Architecting a hardware-managed hybrid DIMM optimized for cost/performance | |
| Prasad et al. | Monarch: a durable polymorphic memory for data intensive applications | |
| Liao et al. | A multi-controller architecture for high-performance solid-state drives |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20110928 |