CN102184859A - 冷mos超结结构的制造方法以及冷mos超结结构 - Google Patents
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Abstract
本发明提供一种冷MOS超结结构的制造方法，包括步骤：提供N型半导体衬底；在N型半导体衬底上形成N型外延层；在N型外延层上刻蚀出深沟槽；在深沟槽中淀积重掺杂的多晶硅，填满深沟槽；将重掺杂的多晶硅中的杂质扩散到N型外延层中，形成杂质扩散区。相应地，本发明还提供一种冷MOS超结结构。本发明采用深沟槽刻蚀技术来制造冷MOS的超结结构，避免了传统的超结结构的制备中需要多次光刻、离子注入、推进以及外延生长等复杂工艺，有效降低了制造成本，并且克服了传统的“糖葫芦”形状的超结结构接合面不均匀，易造成冷MOS器件工作时发生漏电的缺点。本发明不但可以有效地提高功率MOS器件的击穿电压、大幅降低导通电阻，并且工艺简单、可控性好。
Description
技术领域
本发明涉及半导体制造技术领域，具体来说，本发明涉及一种冷MOS超结结构的制造方法以及一种冷MOS超结结构。
背景技术
功率MOSFET以其输入阻抗高、损耗低、开关速度快、无二次击穿、安全工作区宽、动态性能好、易与前极耦合实现大电流化、转换效率高等特性被普遍用于中低功率变换和控制领域。虽然功率MOS器件在功率处理能力上已经得到了惊人的提高，但在高压领域中由于导通电阻Ron的原因，使得功率MOS器件的导通损耗随着耐压的提高而急速上升。为了提高耐压、降低导通损耗，一系列的新结构、新技术应运而生。而其中用来提高功率MOS器件性能的超结(Super Junction)技术在高压领域的作用非常显着，吸引了大批器件供应商投入资金研发，目前已经成功开发出平面冷MOS并且已经投入商业应用。
冷MOS(Cool MOS)，又名Super Junction MOSFET(超结MOSFET)，最先由成都电子科技大学陈星弼院士所发明，后转让给德国英飞凌公司。作为功率MOSFET领域里程碑的新型器件，Cool MOS打破了传统功率MOSFET的理论极限，于1998年问世并很快走向市场。
与普通高压MOSFET相比，Cool MOS由于采用新的耐压层结构，利用了超结的概念，在几乎保持功率MOSFET所有优点的同时，又有着极低的导通损耗，发热量非常低，另外还能够显着减小芯片面积，于是就称为Cool MOS。在此以600伏的功率晶体管为例，使用具有超结结构的Cool MOS的导通电阻只有相同面积的传统功率晶体管的20％。而且其输出电容、输入电容也同步降低，器件的工作频率特性得到了提高。
在现有技术中，超结结构的制备主要是使用一种多次注入、多层外延形成超结的方法。图1为现有技术中一个使用多次注入、多层外延形成超结结构的剖面结构示意图。如图所示，这种方法通过在N型硅衬底100上逐层外延，在每一层N型外延层101～103上分别使用离子注入P型杂质的方式相应地逐层形成同一水平位置的P阱104～106。然后用炉管工艺作推进，使N型外延层101～103中的P阱104～106的范围扩大开来，同一水平位置的P阱104～106上下串联起来形成一种“糖葫芦”形状，获得超结结构。
可见，传统的超结结构的制备中需要经过多次光刻、离子注入、推进以及外延生长，工艺复杂而且成本非常高昂。另外，依此方法形成的具有“糖葫芦”形状的超结结构具有接合面不均匀的缺点，这容易造成冷MOS器件工作时发生漏电现象，从而降低器件的电学性能。
发明内容
本发明所要解决的技术问题是提供一种冷MOS超结结构的制造方法以及一种冷MOS超结结构，能够避免传统的超结结构的制备中需要多次光刻、离子注入、推进以及外延生长等复杂工艺，有效降低了制造成本，并且克服了传统的“糖葫芦”形状的超结结构接合面不均匀的缺点。
为解决上述技术问题，本发明提供一种冷MOS超结结构的制造方法，包括步骤：
提供N型半导体衬底；
在所述N型半导体衬底上形成N型外延层；
在所述N型外延层上刻蚀出深沟槽；
在所述深沟槽中淀积重掺杂的多晶硅，填满所述深沟槽；
将所述重掺杂的多晶硅中的杂质扩散到所述N型外延层中，形成杂质扩散区。
可选地，所述N型半导体衬底为N型重掺杂半导体衬底。
可选地，所述深沟槽的宽度为0.4～3μm，深度为10～80μm，与所述N型外延层之间的角度为80～90度。
可选地，所述重掺杂的多晶硅为P型。
可选地，所述杂质扩散是在1000～2000℃下作推进来完成的。
可选地，所述杂质扩散区的深度为0.5～5μm。
相应地，本发明还提供一种冷MOS超结结构，包括位于N型半导体衬底上的N型外延层，所述N型外延层上刻蚀有深沟槽，所述深沟槽中淀积有重掺杂的多晶硅并填满所述深沟槽，所述深沟槽外侧包围有渗透到所述N型外延层中的杂质扩散区。
可选地，所述N型半导体衬底为N型重掺杂半导体衬底。
可选地，所述深沟槽的宽度为0.4～3μm，深度为10～80μm，与所述N型外延层之间的角度为80～90度。
可选地，所述重掺杂的多晶硅为P型。
可选地，所述杂质扩散区的深度为0.5～5μm。
与现有技术相比，本发明具有以下优点：
本发明采用深沟槽刻蚀技术来制造冷MOS的超结结构，避免了传统的超结结构的制备中需要多次光刻、离子注入、推进以及外延生长等复杂工艺，有效降低了制造成本，并且克服了传统的“糖葫芦”形状的超结结构接合面不均匀，易造成冷MOS器件工作时发生漏电的缺点。本发明通过超结两边的电荷平衡原理不但可以有效地提高功率MOS器件的击穿电压、大幅降低导通电阻，并且工艺简单、可控性好。
附图说明
本发明的上述的以及其它的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，其中：
图1为现有技术中一个使用多次注入、多层外延形成超结结构的剖面示意图；
图2为本发明一个实施例的冷MOS超结结构的制造方法的流程图；
图3至图5为本发明一个实施例的冷MOS超结结构的制造过程的剖面结构示意图。
具体实施方式
下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。
图2为本发明一个实施例的冷MOS超结结构的制造方法的流程图。如图所示，该制造方法起始于步骤S201。该方法可以包括：执行步骤S201，提供N型半导体衬底；执行步骤S202，在N型半导体衬底上形成N型外延层；执行步骤S203，在N型外延层上刻蚀出深沟槽；执行步骤S204，在深沟槽中淀积重掺杂的多晶硅，填满深沟槽；执行步骤S204，将重掺杂的多晶硅中的杂质扩散到N型外延层中，形成杂质扩散区。
图3至图5为本发明一个实施例的冷MOS超结结构的制造过程的剖面结构示意图。
如图3所示，提供N型半导体衬底300，该N型半导体衬底300具体可以为N型重掺杂半导体衬底。更具体地，该N型半导体衬底300可以为N型重掺杂硅(Si)衬底。
然后，在该N型半导体衬底300上形成N型外延层302，形成该N型外延层302的方法可以采用本领域技术人员公知的技术。
之后，在该N型外延层302上刻蚀出深沟槽304，刻蚀该深沟槽304的方法可以采用干法刻蚀法，该深沟槽304的宽度可以为0.4～3μm，深度可以为10～80μm，与N型外延层302之间的角度可以为80～90度。本领域技术人员应该明白，上述深沟槽304的形状具体数值可以根据功率MOS器件的性能而具体设定。
如图4所示，在深沟槽304中淀积重掺杂的多晶硅(Poly Silicon)306，填满深沟槽304。该重掺杂的多晶硅306可以为P型。
如图5所示，将重掺杂的多晶硅306中的杂质扩散到N型外延层中，形成杂质扩散区308，由此完成本实施例的冷MOS超结结构的制造过程，可获得本发明所提供的冷MOS超结结构。该杂质扩散过程是于炉管中在1000～2000℃下作推进来完成的，该杂质扩散区308的深度310可以为0.5～5μm。
在形成上述冷MOS超结结构之后，还可以继续进行传统的MOS工艺，来最终完成功率MOS器件的制作过程。
其中，图5也示出了依照上述方法所获得的一种冷MOS超结结构，包括位于N型半导体衬底300上的N型外延层302，该N型外延层302上刻蚀有深沟槽304，深沟槽304中淀积有重掺杂的多晶硅306并填满该深沟槽304，深沟槽304外侧包围有渗透到N型外延层302中的杂质扩散区308。
在本实施例中，该N型半导体衬底300可以为N型重掺杂半导体衬底，更具体地可以为N型重掺杂硅衬底。而深沟槽304的宽度可以为0.4～3μm，深度可以为10～80μm，与N型外延层302之间的角度可以为80～90度。淀积于深沟槽304中的重掺杂的多晶硅306可以为P型多晶硅，而杂质扩散区308的深度310则可以为0.5～5μm。
本发明采用深沟槽刻蚀技术来制造冷MOS的超结结构，避免了传统的超结结构的制备中需要多次光刻、离子注入、推进以及外延生长等复杂工艺，有效降低了制造成本，并且克服了传统的“糖葫芦”形状的超结结构接合面不均匀，易造成冷MOS器件工作时发生漏电的缺点。本发明通过超结两边的电荷平衡原理不但可以有效地提高功率MOS器件的击穿电压、大幅降低导通电阻，并且工艺简单、可控性好。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (11)
1.一种冷MOS超结结构的制造方法，包括步骤：
提供N型半导体衬底；
在所述N型半导体衬底上形成N型外延层；
在所述N型外延层上刻蚀出深沟槽；
在所述深沟槽中淀积重掺杂的多晶硅，填满所述深沟槽；
将所述重掺杂的多晶硅中的杂质扩散到所述N型外延层中，形成杂质扩散区。
2.根据权利要求1所述的超结结构的制造方法，其特征在于，所述N型半导体衬底为N型重掺杂半导体衬底。
3.根据权利要求1所述的超结结构的制造方法，其特征在于，所述深沟槽的宽度为0.4～3μm，深度为10～80μm，与所述N型外延层之间的角度为80～90度。
4.根据权利要求1所述的超结结构的制造方法，其特征在于，所述重掺杂的多晶硅为P型。
5.根据权利要求1所述的超结结构的制造方法，其特征在于，所述杂质扩散是在1000～2000℃下作推进来完成的。
6.根据权利要求1所述的超结结构的制造方法，其特征在于，所述杂质扩散区的深度为0.5～5μm。
7.一种冷MOS超结结构，包括位于N型半导体衬底上的N型外延层，所述N型外延层上刻蚀有深沟槽，所述深沟槽中淀积有重掺杂的多晶硅并填满所述深沟槽，所述深沟槽外侧包围有渗透到所述N型外延层中的杂质扩散区。
8.根据权利要求7所述的超结结构，其特征在于，所述N型半导体衬底为N型重掺杂半导体衬底。
9.根据权利要求7所述的超结结构，其特征在于，所述深沟槽的宽度为0.4～3μm，深度为10～80μm，与所述N型外延层之间的角度为80～90度。
10.根据权利要求7所述的超结结构，其特征在于，所述重掺杂的多晶硅为P型。
11.根据权利要求7所述的超结结构，其特征在于，所述杂质扩散区的深度为0.5～5μm。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20110914 |