CN102184745B - 闪存及其编程方法 - Google Patents

Abstract

本发明公开一种闪存其编程方法，本发明闪存至少包含排成多行和多列的存储单元阵列、位线刷新电路及列选通电路，本发明通过采用连接至调节电压的电流镜电路作为位线刷新电路对位线上的电压进行刷新，使得位线上不会存在结的泄漏问题，且由于本发明与位线相连的电流镜电路的NMOS晶体管栅漏短接，则不会有电流从编程电压倒灌至调节电压，因此编程更为准确，另外，本发明还通过调节电压驱动字线，可达到进一步提高闪存的读取速度的目的。

Description

闪存及其编程方法

技术领域

本发明关于一种闪存单元、闪存装置及其编程方法，特别是关于一种可共享字线的闪存单元、闪存装置及其编程方法。

背景技术

在半导体存储装置中，闪存(flashmemory)是一种易失性存储器，且属于可擦除可编程只读存储器(ErasableProgrammableRead-OnlyMemory，EPROM)。闪存的优点是其可针对整个存储器区块进行擦除，且擦除速度快，约需一至两秒。因此，近年来，闪存已运用于各种消费性电子产品中，例如：数码相机、数码摄影机、移动电话或笔记本电脑等。

图1为现有技术中一种闪存的结构示意图，图2为图1中存储单元阵列的结构示意图，图3为图2之闪存单元的电路结构示意图。参照图1、图2及图3，现有技术中的闪存包括：存储单元阵列110、位线刷新电路120以及列选通电路130。

存储单元阵列110为一排成多行和多列的闪存单元阵列，其包括多条第一位线、多条第二位线以及形成阵列的多个存储节点，每个存储节点包含两个闪存单元，即图3中的第一存储单元Cell1与第二存储单元Cell2，CG1<m>为第m行的第一控制栅，CG2<m>为第m行的第二控制栅，WL<m>为第m行的字线，CG1<m>、CG2<m>以及WL<m>为相同行的闪存单元所使用，每一列上的存储节点分别与一第一位线与第二位线相连，该第一位线与第二位线分别连接于第一存储单元Cell1与第二存储单元Cell2的漏极，如图2所示，以k列为例，BL<k>为第一位线，BL<k+1>为第二位线。

当需要对第m行第k列的第一存储单元Cell1进行编程时，该第一存储单元Cell1相邻的位线分别为第一位线BL<k>与第二位线BL<k+1>，首先，将所有位线(BL<1>至BL<n>)预充电至一屏蔽电压Vinh，然后，将所有位线悬浮，除了第二位线BL<k+3>；接着，将第一位线BL<k>充电至一编程电压Vp，而第二位线BL<k+1>与第一位线BL<k+2>连接一恒定电流源，以产生一低电压Vd，此处，Vd＜Vinh＜Vp，当给第二控制栅CG2<m>施加一高电压，典型值如2-6v，由于第二位线BL<k+1>为低电压Vd，则第二存储单元Cell2的栅漏(GD)高压使得第二存储单元Cell2的漏源(DS)沟道形成，则第二存储单元Cell2的源极为低电压，此时字线WL<m>施加一定电压(如1-2v)使两个闪存单元(Cell1与Cell2)间形成沟道(两个源极之间)，而给第一存储单元Cell1的第一控制栅CG1<m>施加一高压，典型值为5-9v，此高压促使第一存储单元Cell1将从源端送来的电子拉至悬浮栅中，由于第一位线BL<k>的电压Vp大于第二位线BL<k+1>的电压Vd，则微电流通过悬浮栅至第二位线BL<k+1>，电子便驻留在第一存储单元Cell1的悬浮栅上，也就实现了对第一存储单元Cell1的编程。

位线刷新电路120，连接于存储单元阵列110的每条位线，其包含多个位线刷新NMOS晶体管，每个位线刷新NMOS晶体管的源极分别与每条位线连接，一刷新使能信号PREBLEN连接至所有位线刷新NMOS晶体管的栅极，每个位线刷新NMOS晶体管的漏极接至屏蔽电压Vinh

列选通电路130通过各条位线与存储单元阵列110连接，用于选择将哪一路数据输出至读出放大器，在列选通电路130的输出端还连接有多个读出放大器。

然而，上述闪存结构却存在如下缺点：由于存在结的泄漏，屏蔽电压Vinh可能会降低，这往往会干扰到未被选择编程的单元。

综上所述，可知先前技术的闪存结构由于结的泄漏可能降低屏蔽电压导致干扰未被选择编程的存储单元，因此，实有必要提出改进的技术手段，来解决此一问题。

发明内容

为克服上述现有技术存在的干扰未被选择编程的存储单元的问题，本发明的主要目的在于提供一种闪存及其编程方法，其通过位线刷新电路的电流镜电路进行补偿，使得位线上不会有泄漏问题，避免有电流从编程电压倒灌至调节电压，并通过调节电压驱动字线，进而进一步提高闪存的读取速度。

为达上述及其它目的，本发明一种闪存，至少包含：

排成多行和多列的存储单元阵列，该存储单元阵列具有多条第一位线、多条第二位线以及形成阵列的多个闪存单元，每列闪存单元分别与一第一位线与第二位线相连；

位线刷新电路，用于在编程期间对位线上的电压进行刷新，包含多个电流镜电路，其中每个电流镜电路连接于一调节电压与该存储单元阵列之一位线之间，该电流镜电路使得与其连接的位线上的编程电压不会倒灌至该调节电压；以及

列选通电路，其通过各条位线与该存储单元阵列连接，用于选择将哪一路数据输出。

进一步地，每个电流镜电路至少包括栅极相连的第一PMOS晶体管与第二PMOS晶体管以及漏栅短接的第一NMOS晶体管，其中，该第一PMOS晶体管与该第二PMOS晶体管源极接至该调节电压，该第一PMOS晶体管栅漏短接后通过一电流源接地，第一NMOS晶体管栅漏短接后接至该第二PMOS晶体管漏极，该第一NMOS晶体管接至该存储单元阵列之一位线。

进一步地，该调节电压由调节电路提供，该调解电路至少包括比较器，第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管以及第二NMOS晶体管，其中，该比较器负输入端接一参考电压，输出端与该第三PMOS晶体管栅极相连，第三PMOS晶体管源极接电源电压，漏极输出该调节电压，并且该第三PMOS晶体管漏极分别接至该第四PMOS晶体管源极与第二NMOS晶体管漏极，第四PMOS晶体管栅漏短接后连接至该第五PMOS晶体管源极，该第五PMOS晶体管栅极接一非编程使能信号，漏极与该第六PMOS晶体管漏极共同通过相互串联的第一电阻与第二电阻接地，第二NMOS晶体管栅漏短接，源极连接至该第六PMOS晶体管源极，该第六PMOS晶体管栅极接编程使能信号PROGEN，并且，该第一电阻与该第二电阻的中间节点连接至该比较器的正输入端。

进一步地，该调节电压还连接至该存储单元阵列的每条字线。

为达上述及其它目的，本发明还提供一种闪存的编程方法，该方法至少包含如下步骤：

将所有位线预充电至一调节电压；

将连接所编程单元的第一位线充电至一编程电压，并将该编程单元所在列的第二位线及该编程单元后列的第一位线均连接一恒定电流源，以获得一恒定的低电压。

进一步地，该调节电压约为参考电压的两倍。

与现有技术相比，本发明通过采用连接至调节电压的电流镜电路对位线上的电压进行刷新，避免了位线上存在结的泄漏问题，且由于本发明与位线相连的电流镜电路的NMOS晶体管栅漏短接，则不会有电流从编程电压倒灌至调节电压，因此编程更为准确，并且，本发明还通过调节电压驱动字线，达到进一步提高闪存的读取速度的目的。

附图说明

图1为现有技术中一种闪存的结构示意图；

图2为图1中存储单元阵列的结构示意图；

图3为图2之闪存单元的电路结构示意图；

图4为本发明一种闪存较佳实施例的结构示意图；

图5为本发明一种闪存的编程方法的方法流程图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图4为本发明较佳实施例的一种闪存结构示意图。如图4所示，本发明一种闪存包括：存储单元阵列410、位线刷新电路420以及列选通电路430。

存储单元阵列410与现有技术类似，其为一排成多行和多列的闪存单元阵列，包括多条第一位线、多条第二位线以及形成阵列的多个存储节点，每个存储节点包含两个闪存单元，即图3中的第一存储单元Cell1与第二存储单元Cell2，每一列上的存储节点分别与一第一位线与第二位线相连，该第一位线与第二位线分别连接于第一存储单元Cell1与第二存储单元Cell2的漏极，如图2所示，以k列为例，BL<k>为第一位线，BL<k+1>为第二位线。

位线刷新电路420，连接于存储单元阵列410的每条位线，其包含多个电流镜电路，每个电流镜电路至少包括栅极相连的PMOS晶体管P1与P2以及漏栅短接的NMOS晶体管N1，其中，PMOS晶体管P1、P2源极接至一调节电压VREG，PMOS晶体管P1栅漏短接，NMOS晶体管N1栅漏短接后接至PMOS晶体管P2漏极，每个电流镜电路的NMOS晶体管N1源极接至存储单元阵列410的一条位线，由于NMOS晶体管N1栅漏短接，因此不会有电流从电压Vp(请同时参考图2)倒灌至调节电压VREG。

列选通电路430，其通过各条位线与存储单元阵列410连接，用于选择将哪一路数据输出至读出放大器，在列选通电路430的输出端还连接有多个读出放大器，由于此部分为常规电路设计，在此不予详述。

在本发明较佳实施例中，调节电压VREG是由调节电路440提供的，更具体地说，调节电路440至少包括比较器10、PMOS晶体管P3-P6、NMOS晶体管N2以及电阻R1与R2，其中，比较器10负输入端接一参考电压VREF，输出端与PMOS晶体管P3栅极相连，PMOS晶体管P3源极接供电电压VDD，漏极输出调节电压VREG，该调节电压VREG还为存储单元阵列410的每条字线提供电压，同时，PMOS晶体管P3漏极连接至PMOS晶体管P4的源极与NMOS晶体管N2的漏极，PMOS晶体管P4栅漏短接后连接至PMOS晶体管P5的源极，PMOS晶体管P5栅极接非编程使能信号PROGEN_B，漏极与PMOS晶体管P6的漏极共同通过相互串联的电阻R1、R2接地，NMOS晶体管N2栅漏短接，源极连接至PMOS晶体管P6的源极，PMOS晶体管P6栅极接编程使能信号PROGEN，同时，电阻R1与R2的中间节点连接至比较器10的正输入端。

图5为本发明闪存编程方法的步骤流程图。如图5所示，本发明一种闪存的编程方法，包括如下步骤：

将所有位线预充电至调节电压VREG，调节电压VREG由调节电路440产生，根据调节电路440可以得到，在编程时，调节电压VREF约为2*VREF+VTHN，其中VTHN为NMOS晶体管N2的阈值电压；

将连接所编程单元的第一位线充电至一编程电压Vp，并将该编程单元所在列的第二位线及该编程单元后列的第一位线均连接一恒定电流源，以获得一恒定的低电压Vd。

在本发明较佳实施例中，由于位线刷新电路420的电流镜电路会进行补偿，因此，位线上不会有泄漏问题，且由于与位线相连的电流镜电路的NMOS晶体管N1栅漏短接，不会有电流从电压Vp倒灌至调节电压VREG。

同时，在非编程模式下，即非编程使能信号PROGEN_B为高，此时调节电压VREG＝2*VREF+VTHP，其中VTHP为PMOS晶体管P4的阈值电压，此时调节电压VREG驱动字线驱动的PMOS晶体管，进而进一步提高闪存的读取速度。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (5)

1.一种闪存，至少包括：

排成多行和多列的存储单元阵列，该存储单元阵列具有多条第一位线、多条第二位线以及形成阵列的多个闪存单元，每列闪存单元分别与一第一位线与第二位线相连；

位线刷新电路，用于在编程期间对位线上的电压进行刷新，其包含多个电流镜电路，其中每个电流镜电路连接于一调节电压与该存储单元阵列之一位线之间，该电流镜电路使得与其连接的位线上的编程电压不会倒灌至该调节电压；以及

列选通电路，其通过各条位线与该存储单元阵列连接，用于选择将哪一路数据输出。

2.如权利要求1所述的一种闪存，其特征在于：每个电流镜电路至少包括栅极相连的第一PMOS晶体管与第二PMOS晶体管以及漏栅短接的第一NMOS晶体管，其中，该第一PMOS晶体管与该第二PMOS晶体管源极接至该调节电压，该第一PMOS晶体管栅漏短接后通过一电流源接地，第一NMOS晶体管栅漏短接后接至该第二PMOS晶体管漏极，该第一NMOS晶体管接至该存储单元阵列之一位线。

3.如权利要求2所述的一种闪存，其特征在于：该调节电压由调节电路提供，该调节电路至少包括比较器，第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管以及第二NMOS晶体管，其中，该比较器负输入端接一参考电压，输出端与该第三PMOS晶体管栅极相连，第三PMOS晶体管源极接电源电压，漏极输出该调节电压，并且该第三PMOS晶体管漏极分别接至该第四PMOS晶体管源极与第二NMOS晶体管漏极，第四PMOS晶体管栅漏短接后连接至该第五PMOS晶体管源极，该第五PMOS晶体管栅极接一非编程使能信号，漏极与该第六PMOS晶体管漏极共同通过相互串联的第一电阻与第二电阻接地，第二NMOS晶体管栅漏短接，源极连接至该第六PMOS晶体管源极，该第六PMOS晶体管栅极接编程使能信号PROGEN，并且，该第一电阻与该第二电阻的中间节点连接至该比较器的正输入端。

4.如权利要求3所述的一种闪存，其特征在于:该调节电压还连接至该存储单元阵列的每条字线。

5.一种如权利要求1所述之闪存的编程方法，包括如下步骤：

将所有位线预充电至一调节电压；

将连接所编程单元的第一位线充电至一编程电压，并将该编程单元所在列的第二位线及该编程单元后列的第一位线均连接一恒定电流源，以获得一恒定的低电压。