CN102157189A - 多电源域设计的电路、方法与存储阵列 - Google Patents

Abstract

本发明是有关于一种多电源域设计的电路、方法与存储阵列的设计方法，在与存储阵列相关的实施例中，感应放大器使用第一供应电源，例如电压VDDA，而其它的电路，例如：信号输出逻辑，使用第二供应电源，例如电压VDDB。各种的实施例将感应放大器和一对转移装置设置在区域输入/输出装置列中，并将电压保持器设置在同一存储阵列的主输入/输出部分中。在适当的时候，感应放大器、转移装置和电压保持器一起运作，如此由电压VDDB所提供的电路的数据位准可相等于电压VDDA所提供的电路的数据位准。

Description

多电源域设计的电路、方法与存储阵列

技术领域

本发明涉及一种多电源域(multi-power domain)的设计方法，特别是涉及一种不需在每一区域输入/输出装置(local input/output；LIO)中设置专用位准转换电路的存储阵列及多电源设计。

背景技术

多电源域提供了良好的方式来达成低功率应用。例如，根据状况，电路可能会被设计来使用较低功率的电源供应器，而非较高功率的电源供应器，以减少功率消耗。在多电源域的设计中，传统的方法一般是使用位准转换电路来于两个电源域间转移信号。在多种不同的存储阵列中，存储阵列的每一个区域输入/输出装置皆应用了位准转换电路(也称为位准转换器(level shifter))。根据复杂度，位准转换电路可包含大数量的晶体管与相关的电路。根据数组的大小，区域输入/输出装置的数量可非常多。在一例中，在美国专利案第5594696号案(U.S patent 5,594,696)中，位准转换电路使用了大约六个可构成较大部份存储单元的晶体管。在另一例中，四兆比特(mega bit)的内存可包含多达六百个区域输入/输出装置。因此，在每一个区域输入/输出装置中都使用位准转换电路会消耗掉一大部份的晶粒面积。大部份晶粒面积的消耗是不受欢迎的，特别是在电子装置与设备的尺寸被持续减少的先进技术中。

由此可见，上述现有的电源域(multi-power domain)设计方法在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决的道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种可兼具体积小、成本低且使用时可具有全方位调整功能的新的多电源域设计的电路、方法与存储阵列，实属当前重要研发课题的一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的多电源域的设计方法存在的缺陷，而提供一种新型结构的多电源域设计的电路、方法与存储阵列，所要解决的技术问题是使其在多电源域设计的方法中，首先提供具有一区域输入/输出装置(local input/output；LIO)列的一存储阵列的读取操作，其中此区域输入/输出装置是连接至一第一电路，此第一电路包含一感应放大器和转移装置。然后，在此读取操作中，利用第一电路来将感应放大器的一节点充电至第一数据逻辑高位准。接着，在此读取操作中，利用一第二电路来将一第一数据线充电至一第二数据逻辑高位准。然后，在此读取操作中，改变位于感应放大器的节点的第一数据逻辑高位准为第一数据逻辑低位准。接着，在此读取操作中，利用转移装置来将第一数据线的第二数据逻辑高位准改变为第二数据逻辑低位准，从而更加适于实用。

本发明的另一目的在于，克服现有的多电源域的设计方法存在的缺陷，而提供一种新的多电源域设计的电路、方法与存储阵列，所要解决的技术问题是使多电源域设计的电路包含第一电路、第二电路以及一对数据线。第一电路包含第一供应电源节点、互锁器的一对节点、一对转移装置、第一充电电路，其中第一供应电源节点是设置来提供一第一供应电压。第二电路包含第二供应电压节点以及第二充电电路，其中第二供应电压节点是不同于第一供应电压节点并设置来提供第二供应电压。数据线是耦接至第一电路和第二电路。其中，在读取操作中，第一充电电路被设置来将互锁器的节点充电至第一供应电压；第二充电电路被设置来将数据线充电至第二供应电压；转移装置的一第一转移装置被设置来基于节点中的一第一节点的第二数据逻辑低位准来提供一第一数据逻辑低位准至对数据线中的一第一数据线；转移装置的一第二转移装置被安排来提供一数据逻辑高位准至数据线中的一第二数据线，从而更加适于实用。

本发明的再一目的在于，提供一种多电源域设计的电路、方法与存储阵列，所要解决的技术问题是使多电源域设计的存储阵列，包含存储单元列、区域输入/输出装置列、主输入/输出装置列、第一电路、第二电路以及数据线。第一电路是连接至区域输入/输出装置列，且设置来应用从第一供应电压节点而来的第一供应电压。第二电路是连接至主输入/输出装置列，且设置来应用与第一供应电压不同的第二供应电压，其中第二供应电压是从第二供应电压节点而来。数据线是设置来在存储单元列的一存储单元的读取操作中，基于第二数据逻辑位准来具有第一数据逻辑位准，其中第二数据逻辑位准是由第一电路的一数据节点所供应，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种多电源域设计的方法，其特征在于：提供具有一区域输入/输出装置(local input/output；LIO)列的一存储阵列的一读取操作，其中该区域输入/输出装置是连接至一第一电路，该第一电路包含一感应放大器和一转移装置；在该读取操作中，利用该第一电路来将该感应放大器的一节点充电至一第一数据逻辑高位准；在该读取操作中，利用一第二电路来将一第一数据线充电至一第二数据逻辑高位准；在该读取操作中，改变位于该感应放大器的该节点的该第一数据逻辑高位准为一第一数据逻辑低位准；以及在该读取操作中，利用该转移装置来将该第一数据线的该第二数据逻辑高位准改变为一第二数据逻辑低位准。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的多电源域设计的方法，其中所述的该第一数据逻辑高位准是由一第一供应电压节点所提供，而该第二数据逻辑高位准是由不同于该第一供应电压节点的一第二供应电压节点所提供。

前述的多电源域设计的方法，其中所述的该第一数据逻辑低位准和该第二数据逻辑低位准中的一者或其组合为接地位准。

前述的多电源域设计的方法，其中所述的该转移装置包含一N型金属氧化半导体晶体管，以将该第二数据逻辑高位准改变为该第二数据逻辑低位准。

前述的多电源域设计的方法，其中所述的该N型金属氧化半导体晶体管的一漏极是耦接至该第一数据线以及N型金属氧化半导体晶体管的一源极提供该第二数据逻辑低位准。

前述的多电源域设计的方法，其中所述的其改变位于该感应放大器的该节点的该第一数据逻辑高位准为该第一数据逻辑低位准的步骤是基于该存储阵列的一存储单元所接收的数据。

前述的多电源域设计的方法，其中所述的其更包含利用该第二电路来将一第二数据线充电该第二数据逻辑高位准，以及利用一第二转移装置来将该第二数据线维持于该第二数据逻辑高位准。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一第一电路，包含：一第一供应电压节点，设置来提供一第一供应电压；一互锁器的一对节点；一对转移装置：以及一第一充电电路；一第二电路，包含：一第二供应电压节点，不同于该第一供应电压节点并设置来提供一第二供应电压；以及一第二充电电路；以及一对数据线，耦接至该第一电路和该第二电路；其中，在一读取操作中，该第一充电电路被设置来将该互锁器的该对节点充电至该第一供应电压；该第二充电电路被设置来将该对数据线充电至该第二供应电压；该对转移装置的一第一转移装置被设置来基于该对节点的一第一节点的一第二数据逻辑低位准来提供一第一数据逻辑低位准至该对数据线的一第一数据线；该对转移装置的一第二转移装置被设置来提供一数据逻辑高位准至该对数据线的一第二数据线。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的多电源域设计的电路，其中所述的该第一电路是通过一充电信号来连接至一存储阵列的一区域输入/输出装置(local input/output；LIO)列，该充电信号是有关于该第一充电电路及从该存储阵列的一存储单元接收数据的该对数据线。

前述的多电源域设计的电路，其中所述的该第二电路是通过一充电信号来连接至一存储阵列的一主输入输出装置列，该充电信号是与该第二充电电路有关。

前述的多电源域设计的电路，其中所述的其更包含一存储单元，用以提供其所储存的一数据，该第一转移装置根据该数据来提供该第一数据逻辑低位准至该第一数据线，而该第二转移装置提供该数据逻辑高位准至该第二数据线。

前述的多电源域设计的电路，其中所述的该对转移装置中的一者包含一反相器，耦接在一N型金属氧化半导体晶体管的一栅极和该对结点的一节点间，该N型金属氧化半导体晶体管具有耦接至该对数据线的一者的一漏极。

前述的多电源域设计的电路，其中所述的该对数据线是在该读取操作中提供读取数据。

本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的多电源域设计的存储阵列，包含一存储单元列；一区域输入/输出装置列；一主输入/输出装置列；一第一电路，连接至该区域输入/输出装置列，且设置来应用从一第一供应电压节点而来的一第一供应电压；一第二电路，连接至该主输入/输出装置列，且设置来应用与第一供应电压不同的一第二供应电压，其中该第二供应电压是从一第二供应电压节点而来；以及一数据线，设置来于该存储单元列的一存储单元的一读取操作中，基于一第二数据逻辑位准来具有一第一数据逻辑位准，其中该第二数据逻辑位准是由该第一电路的一数据节点所供应。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的多电源域设计的存储阵列，其中所述的其更包含一第二数据线，设置来于该读取操作中具有一第三数据逻辑位准，其中该第三数据逻辑位准是与该第一数据逻辑位准相反。

前述的多电源域设计的存储阵列，其中所述的该第一电路包含一转移装置，受控于该数据节点上的数据，且被设置来于该读取操作中，提供该第一数据逻辑位准至该数据线。

前述的多电源域设计的存储阵列，其中所述的该转移装置包含一N型金属氧化半导体晶体管，设置来于该读取操作中，提供该第一数据逻辑位准至该数据线。

前述的多电源域设计的存储阵列，其中所述的该第一电路更包含一反相器，设置来反相该数据节点上的数据并提供一信号来控制该N型金属氧化半导体晶体管。

前述的多电源域设计的存储阵列，其中所述的该第二电路包含一电路，设置来提供该第二供应电压节点至一第三数据逻辑位准，该第三数据逻辑位准是在该读取操作中，在该数据线具有该第一数据逻辑位准的前，由该第二供应电压节点被供应至该数据线。

前述的多电源域设计的存储阵列，其中所述的其由该数据节点所提供的该第二数据节点是基于该存储单元列的该存储单元所提供的数据。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明多电源域设计的电路、方法与存储阵列可达到相当的技术进步性及实用性.并具有产业上的广泛利用价值，其至少具有下列优点：本发明的实施例不需专用的位准转换器.例如在每个区域输入/输出装置中。反而，位准转换功能可在存储阵列的电路中共享。本发明不仅使用方便，不需烦杂的手续，而且结构成形的加工更是简便，符合成本效益，而确实具有产业上的利用价值，适于产业界广泛推广使用。

综上所述，本发明是有关于一种多电源域设计的电路、方法与存储阵列的设计方法，在与存储阵列相关的实施例中，感应放大器使用第一供应电源，例如电压VDDA，而其它的电路，例如：信号输出逻辑，使用第二供应电源，例如电压VDDB。各种的实施例将感应放大器和一对转移装置设置在区域输入/输出装置列中，并将电压保持器设置在同一存储阵列的主输入/输出部份中。在适当的时候，感应放大器、转移装置和电压保持器一起运作，如此由电压VDDB所提供的电路的数据位准可相等于电压VDDA所提供的电路的数据位准。本发明在技术上有显着的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明多电源域设计的电路、方法与存储阵列的实施例的电路的高阶示意图。

图2是本发明多电源域设计的电路、方法与存储阵列的实施例的利用图1，所绘示的电路的存储阵列的高阶示意图。

图3是本发明多电源域设计的电路、方法与存储阵列的实施例的图1，所绘示的电路的详细示意图。

图4是本发明多电源域设计的电路、方法与存储阵列的实施例的一方法流程示意图。

图5是本发明多电源域设计的电路、方法与存储阵列的实施例的图2，所绘示的存储阵列的操作波形的波形图。

在图式中，相似的标号是指向相似的组件。

100：电路                   110：感应放大器

120：电压保持器             125：电路

130：转移装置

200：存储阵列               205：电路

210：内存胞列               215：电路

220：区域输入/输出装置列    225：电路

400：流程图                 405：方块

410：方块                   415：方块

DL：数据线                  DLB：数据线

DL_IN：节点                 DLB_IN：节点

Gm10：栅极                  Gm11：栅极

MO_M1：晶体管               M3_M15：晶体管

PGB：信号                   PREB：信号

PRECHARGE：信号

Q_SA：节点                  QN_SA：节点

Q_VK：数据线                QN_VK：数据线

SAE：信号                   t1_t4：时段

VDDA：电压                  VDDB：电压

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的多电源域设计的电路、方法与存储阵列其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

在与存储阵列有关的一些实施例中，感应放大器(SA)(也称为感应放大器电路)使用第一供应电源，例如电压VDDA，而其它的电路，例如信号输出逻辑，使用第二供应电源，例如电压VDDB。在各种不同的实施例中，感应放大器SA和一对转移装置被放置于区域输出入装置(local input/output；LIO)列，而电压保持器被放置于相同的存储阵列。当感应放大器SA、转移装置以及电压保持器适当地共同运作时，可使由电压VDDB提供电能的电路的数据逻辑位准相等于由电压VDDA提供电能的电路的数据逻辑位准。在实施例中，不需专用的位准转换器，例如在每个区域输入/输出装置中。反而，位准转换功能可在存储阵列的电路中共享。

例示性的电路

请参阅图1所绘示应用实施例的电路100的高阶示意图。感应放大器110和电压保持器120为本领域的公知常识，而本发明的实施例并不受限于任何特定的感应放大器和电压保持器。电路100可称为多电源域设计，因为，感应放大器110使用第一供应电源，例如电压VDDA，而包含电压保持器120的其它电路(未绘示)使用第二供应电源，例如电压VDDB时。电压VDDA和VDDB皆参考至地。在本发明的一些实施例中，设置了转移装置130，以使由电压VDDA所提供电能的电路的数据逻辑位准相等于由电压VDDB所提供电能的电路的数据逻辑位准。例如，在一读取操作中，数据线Q_VK和QN_VK会被充电至由电压VDDB所提供的高数据逻辑位准。在适当的时候，本发明的实施例通过转移装置130来允许由电压VDDA提供至节点Q_SA和QN_SA上的数据逻辑位准相等于由电压VDDB提供至节点Q_VK和QN_VK上的数据逻辑位准。在功效上，实施例将利用供应电压VDDA的感应放大器110中所使用的数据逻辑位准转移至利用供应电压VDDB的数据线Q_VK和QN_VK上。

在本发明的实施例中，包含感应放大器110和一对转移装置130的电路125被设置于特定的位置，例如存储阵列的区域输入/输出装置，而一对电压保持器120被放置在另一个位置(例如存储阵列的主输入/输出部份)。因为实施例不需要在每个区域输入/输出装置中使用位准转换器，而在适当位置上具有电路125和120的电路100为存储阵列提供了位准转换功能，因此本发明的实施例节省了晶粒面积。

例示性的应用

请参阅图2所绘示利用实施例的存储阵列200的高阶示意图。存储单元数组、区域输入/输出装置、主要输入/输出装置、主控制器、字符线驱动器和区域控制器为本领域的公知常识。在存储阵列200的结构中，内存胞列210包含一个字符线驱动器和多个存储单元数组；区域输入/输出装置列220包含一个区域控制器(local control)和多个区域输入/输出装置；主输入/输出装置列230包含一个主控制器和多个主输入/输出装置。请参阅图2所示，内存胞列210和区域输入/输出装置列220是交互设置。

在各种不同实施例中，存储阵列200包含使用第一供应电压VDDA的电路215以及使用第二供应电压VDDB的电路225。相对地，电路205使用供应电压VDDA、供应电压VDDB或其它的供应电压(例如供应电压VDDC，未绘示)的中任一者。

在各种不同实施例中，包含感应放大器110和一对转移装置130的电路125被设置于区域输入/输出装置列中，并且通过信号PREB、数据线DL和DLB上的信号以及信号SAE来耦接至存储阵列。N型金属氧化半导体(NMOS)晶体管被运用来做为转移装置130。在适当的时候，电压VDDA的位准被提供于节点Q_SA和/或QN_SA上，来通过反相器INV和/或INVB，控制相应的NMOS晶体管130。例如，当线Q_SA(和/或QN_SA)上的数据为高位准或为表示为高的一位准时，此数据被反相器INV(和或INVB)转换为低位准，并因此关掉相应的晶体管130，以允许其源极(例如线Q_VK和/或QN_VK)上的电压位准维持于电压VDDB的前所充电的高逻辑位准。但是当线Q_SA(和/或QN_SA)上的数据为低位准时，数据会被转换为高位准并开启相应的晶体管130，以将相应晶体管130的漏极端的高位准数据下拉(pull)至其源极端的位准(例如接地位准或低位准)。在功效上，NMOS晶体管130分别转移位于节点Q_SA和QN_SA上的数据逻辑位准(例如低逻辑位准或高逻辑位准)至线Q_VK和QN_VK上。因为在实施例中，NMOS晶体管130将线Q_VK和/或QN_VK上的高逻辑位准下拉至低逻辑位准，所以NMOS晶体管130可被称为下拉装置、下拉晶体管等。

电压保持器120被设置于与主输入/输出装置列230相同的列上，且通过信号PRECHARGE来被耦接至存储阵列。

在多种不同的实施例中，被放置在区域输入/输出装置列的电路125节省了晶粒区域，因为它使得实施例不必在每个区域输入/输出装置中使用专用的位准转换器。实施例是有益处的，因为一起执行位准转换功能的各种不同电路是分散在不同的位置上，以在提供所需的位准转换功能时，最小化每个区域输入/输出装置中的必要电路。

电路实施例

请参阅图3所绘示根据实施例的电路100的详细示意图。

信号PREB控制晶体管M0和M1来充电(例如预充电)节点DL_IN和DLB_IN。例如，当信号PREB被致能(activated)(例如低位准)且被提供至晶体管M0和M1的栅极时，晶体管M0和M1会被开启，以使电压VDDA被转移至节点DL_IN和DLB_IN。当信号PREB被禁能(deactivated)(例如高位准)时，晶体管M0和M1会被关闭，且没有预充电。

信号PGB控制晶体管M3和M6。例如，当信号PGB被致能(例如低位准)且被提供至晶体管M3和M6的栅极时，晶体管M3和M6会被开启，并且允许数据线DL和DLB上的数据被转移至节点DL_IN和DLB_IN。当信号PGB被禁能(例如高位准)时，晶体管M3和M6会被关闭，且没有数据转移。

为了感应放大器110，晶体管M4和M7以及M5和M8形成了互锁器(例如互锁器CXL)。

信号SAE控制晶体管M9，而晶体管M9依序控制互锁器CXL。当信号SAE被致能(例如高位准)时，晶体管M9会开启来提供电流路径给互锁器CXL，并因此致能互锁器。换言的，互锁器CXL准备感应节点Q_SA(或DL_IN)和QN_SA(或DLB_IN)数据，这些节点通常被称为感应放大器110的内节点。

在适当的时候(例如在读取周期时)，反向INV和INVB与晶体管M10和M11一起允许个别节点Q_SA和QN_SA上的数据逻辑位准相等于相应线Q_VK和QN_VK上的数据逻辑位准。也就是说，如果节点Q_SA是处于高逻辑位准，则线Q_VK是处于高逻辑位准，但如果节点Q_SA是处于低逻辑位准，则线Q_VK是处于低逻辑位准。类似地，如果节点QN_SA是处于高逻辑位准，则线QN_VK是处于高逻辑位准，但如果节点QN_SA是处于低逻辑位准，则线QN_VK是处于低逻辑位准。反相器INV和INVB是反向节点Q_SA和QN_SA上的数据，以提供合适的位准来控制晶体管M10和M11。例如，当节点Q_SA和QN_SA上的数据为高时，反相器INV和INVB转换此高位准为低位准，并因此关闭晶体管M10和M11。因为晶体管M10和M11为关闭状态，所以其未电性连接至线Q_VK和QN_VK上。结果，线Q_VK和QN_VK上的数据仍维持在的前提供至线Q_VK和QN_VK的逻辑位准。又例如，在一读取周期中，在线Q_VK和QN_VK被充电至电压VDDB的高逻辑位准后，线Q_VK和QN_VK仍维持在电压VDDB所提供的高逻辑位准。但是，当数据节点Q_SA和QN_SA上的数据为低位准时，反相器INV和INVB转换此低位准为高位准，并因此开启晶体管M10和M11。当晶体管M10为开启状态时，晶体管M10将线Q_VK(例如晶体管M10的漏极)上的数据位准下拉至晶体管M10(例如接地位准或低逻辑位准)的漏极的逻辑位准。类似地，当晶体管M11为开启状态时，晶体管M11将线QN_VK(例如晶体管M11的漏极)上的数据位准下拉至晶体管M11(例如接地位准或低逻辑位准)的漏极的逻辑位准。由上述说明可知，节点Q_SA和QN_SA上的数据逻辑位准是相等于线Q_VK和QN_VK上的数据逻辑位准，因为当节点Q_SA和QN_SA为高逻辑位准时，线Q_VK和QN_VK是处于高逻辑位准，然而当节点Q_SA和QN_SA为低逻辑位准时，线Q_VK和QN_VK是处于低逻辑位准。

信号PRECHARGE控制晶体管M12、M13、M14和M15来将线Q_VK和QN_VK充电。当信号PRECHARGE被致能(例如被推至低位准)时，晶体管M12和M15开启，以允许电压VDDB被转移至数据线Q_VK和QN_VK的节点S和SN上。

例示的方法实施例

请参阅图4所绘示根据实施例的流程图400。在此例中，本实施例是与图2中的存储阵列的存储单元的读取操作有关，而且本实施例想要使线Q_VK和QN_VK上的数据逻辑位准相等于节点Q_SA和QN_SA上的数据逻辑位准。为了方便说明，假设数据线Q_VK上即将被读出的数据为低位准，而数据线QN_VK上即将被读出的数据为高位准，但如果数据线Q_VK上即将被读出的数据为低位准，而数据线QN_VK上即将被读出的数据为高位准，而数据线QN_VK上即将被读出的数据为低位准，本实施例的原理也可同等地被运用。

在方块405中，本方法实施例是将节点Q_SA和QN_SA预充电至电压VDDA以及将线Q_VK和QN_VK充电至电压VDDB。本方法实施例致能信号PREB和PRECHARGE。被致能的信号PREB开启晶体管M0和M1，来允许节点Q_SA和QN_SA来被(预)充电至电压位准VDDA的高位准。此高位准会通过反相器INV和I NVB而变成低位准，以关闭晶体管M10和M11。被致能的信号PRECHARGE开启晶体管M12和M14，并将数据线Q_VK和QN_VK(预)充电，或允许晶体管M12和M14上的电压VDDB被转移至数据线Q_VK和QN_VK。本实施例也禁能信号PGB和信号SAE，来关闭晶体管M3和M6以及互锁器CXL。在功效上，本实施例已做好准备来使数据线Q_VK和QN_VK来分别跟随节点Q_SA和QN_SA的数据逻辑位准而变化。

在方块410中，本实施例从存储单元取得数据，且从节点Q_SA和QN_SA培养出大的电子信号。本实施例致能信号PGB来开启晶体管M3和M6，并允许线DL和DLB上的差动数据被转移至线DL_IN和DLB_IN。线DL和DLB上的数据包含即将从存储单元中读出的数据，其开始对线DL或DLB中的任一者进行放电，以从差动信号DL和DLB(或DL_IN和DLB_IN)培养出大的电子信号为了说明，假定数据是将线DLB放电并因此使数据线DLB_IN放电，但如果内存数据将线DL放电并因此使数据线DL_IN放电，本实施例的原理也可同等地被运用。在方块410中，本实施例禁能信号PREB和PRECHARGE。

在方块415中，本实施例允许数据线Q_VK和QN_VK的数据逻辑位准与相应节点Q_SA和QN_SA的数据逻辑位准相同。本实施例致能信号SAE，以开启晶体管M9来为互锁器CXL提供电流路径，并因此开启互锁器CXL。此时，数据线DLB(或QN_SA)已被放电至低电压位准(例如地)。因为数据低(data low)出现在节点QN_SA，因此反相器INVB是在晶体管M11的栅极Gm11，将此数据低反相为高，以开启晶体管M11。因为晶体管M11为开启状态，其漏极端(例如线QN_VK)的高数据被下拉至其源极端的电压位准，其为接地位准或低位准。在功效上，线QN_VK上的低逻辑位准是相等于节点QN_SA上的低逻辑位准。

同时，由电压VDDA提供至节点Q_SA的高逻辑数据仍维持相同。反相器INV是在晶体管M10的栅极Gm10，将节点Q_SA上的高逻辑数据反相为低逻辑，以关闭晶体管M10。因为晶体管M10为关闭状态，其漏极端(例如线Q_VK)的电压仍维持在的前由电压VDDB所提供(即充电)的高位准。在功效上，线Q_VK上的高数据逻辑是相等于节点Q_SA上的高数据逻辑。线Q_VK上的高数据逻辑和线QN_VK上的低数据逻辑为实际读出的数据，如同所说明的，其分别反应出节点Q_SA和QN_SA上的数据逻辑。

例示的波形

请参阅图5所绘示与电路100(如图1)结合的存储阵列200(如图2)的操作波形500的波形图。

在时段t1中，被致能为低位准的信号PREB(预)充电节点Q_SA(或DL_IN)和QN_SA(或DLB_IN)至电压VDDA的高位准。被致能为低位准的信号PRECHARGE将数据线Q_VK和QN_VK(预)充电至电压位准VDDB。被禁能为低位准的信号SAE关闭晶体管M9来有效地关闭互锁器CXL。换言的，在时段t1中，信号PRECHARGE设定初始条件在数据线Q-VK和QN_VK上，例如允许这些数据线具有电压VDDB的高位准。在此时段t1后，信号PRECHARGE被禁能为高位准，以使数据线Q_VK和QN_VK准备接收来自其它电路的数据。在此预充电时段t1后，信号PREB也回复到被禁能为高位准。

在时段t2中，被致能为低的信号PGB开启晶体管M3和M6。因此，来自数据线DL和DLB的数据被转移至节点DL_IN(或Q_SA)和DLB_IN(或QN_SA)。时段t2可称为感应时段，因为在时段t2中，当其它数据线保持在高位准时，根据存储单元中的读取数据，数据线DL_IN或DLB_IN的一者被下拉至低位准，被下拉的数据是以斜线510来绘示。

在时段t3中，被致能为高位准的信号SAE开启晶体管M9，以启动读取功能。在启始时段t4的一些延迟d的后，节点Q_SA和QN_SA上的数据通过晶体管M10和M11来分别转移至数据线Q_VK和QN_VK上。如同图4中步骤415所说明的一样，节点QN_SA上的数据为低位准，栅极Gm11上的电压位准为相当于电压VDDA的位准的高位准，其可开启晶体管M11，并将线QN_VK上的数据下拉至低位准。同时，节点Q_SA上的数据为高位准，栅极Gm10上的电压位准为低位准，其可关闭晶体管M11，并允许线Q_VK上的数据维持于电压VDDB所提供的高位准。在例示性的时段t4中，数据线QN_VK和/或Q_VK上的数据被读出或推至其它的电路，并以Q/QN输出来表示。此时间延迟d是指出在信号SAE被致能后以及数据线Q_VK和QN_VK可读取前所发生的一段时间延迟。

请参阅图3所示的感应放大器110和电压保持器120是用以做例示性的说明。其它变形的感应放大器和/或电压保持器仍在本发明实施例的范围中。类似地，晶体管M10和M11是用以做例示性的说明，其它可允许数据在两个电源域间转移(例如从节点Q_SA和QN_SA至节点Q_VK和QN_VK)的变形电路也在本发明的实施例的范围内。根据实作，反相器INV和/或INVB可为感应放大器110或转移装置130的一部份；转移装置130可为感应放大器110的一部份等，但本发明的实施例并不受限于此，可从节点Q_SA和/或QN_SA转移数据至数据线Q_VK和/或QN_VK的电路是在本发明的实施例的范围中。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (20)

1.一种多电源域设计的方法，其特征在于：

提供具有一区域输入/输出装置列的一存储阵列的一读取操作，其中该区域输入/输出装置是连接至一第一电路，该第一电路包含一感应放大器和一转移装置；

在该读取操作中，利用该第一电路来将该感应放大器的一节点充电至一第一数据逻辑高位准；

在该读取操作中，利用一第二电路来将一第一数据线充电至一第二数据逻辑高位准；

在该读取操作中，改变位于该感应放大器的该节点的该第一数据逻辑高位准为一第一数据逻辑低位准；以及

在该读取操作中，利用该转移装置来将该第一数据线的该第二数据逻辑高位准改变为一第二数据逻辑低位准。

2.根据权利要求1所述的多电源域设计的方法，其特征在于该第一数据逻辑高位准是由一第一供应电压节点所提供，而该第二数据逻辑高位准是由不同于该第一供应电压节点的一第二供应电压节点所提供。

3.根据权利要求1所述的多电源域设计的方法，其特征在于该第一数据逻辑低位准和该第二数据逻辑低位准中的一者或其组合为接地位准。

4.根据权利要求1所述的多电源域设计的方法，其特征在于该转移装置包含一N型金属氧化半导体晶体管，以将该第二数据逻辑高位准改变为该第二数据逻辑低位准。

5.根据权利要求4所述的多电源域设计的方法，其特征在于该N型金属氧化半导体晶体管的一漏极是耦接至该第一数据线以及N型金属氧化半导体晶体管的一源极提供该第二数据逻辑低位准。

6.根据权利要求1所述的多电源域设计的方法，其特征在于其中改变位于该感应放大器的该节点的该第一数据逻辑高位准为该第一数据逻辑低位准的步骤是基于该存储阵列的一存储单元所接收的数据。

7.根据权利要求1所述的多电源域设计的方法，其特征在于其更包含利用该第二电路来将一第二数据线充电该第二数据逻辑高位准，以及利用一第二转移装置来将该第二数据线维持在该第二数据逻辑高位准。

8.一种多电源域设计的电路，其特征在于：

一第一电路，包含：

一第一供应电压节点，设置来提供一第一供应电压；

一互锁器的一对节点；

一对转移装置：以及

一第一充电电路；

一第二电路，包含：

一第二供应电压节点，不同于该第一供应电压节点并设置来提供一第二供应电压；以及

一第二充电电路；以及

一对数据线，耦接至该第一电路和该第二电路；

其中，在一读取操作中，该第一充电电路被设置来将该互锁器的该对节点充电至该第一供应电压；该第二充电电路被设置来将该对数据线充电至该第二供应电压；该对转移装置的一第一转移装置被设置来基于该对节点的一第一节点的一第二数据逻辑低位准来提供一第一数据逻辑低位准至该对数据线的一第一数据线；该对转移装置的一第二转移装置被设置来提供一数据逻辑高位准至该对数据线的一第二数据线。

9.根据权利要求8所述的多电源域设计的电路，其特征在于该第一电路是通过一充电信号来连接至一存储阵列的一区域输入/输出装置列，该充电信号是有关于该第一充电电路及从该存储阵列的一存储单元接收数据的该对数据线。

10.根据权利要求8所述的多电源域设计的电路，其特征在于该第二电路是通过一充电信号来连接至一存储阵列的一主输入输出装置列，该充电信号是与该第二充电电路有关。

11.根据权利要求8所述的多电源域设计的电路，其特征在于其更包含一存储单元，用以提供其所储存的一数据，该第一转移装置根据该数据来提供该第一数据逻辑低位准至该第一数据线，而该第二转移装置提供该数据逻辑高位准至该第二数据线。

12.根据权利要求8所述的多电源域设计的电路，其特征在于该对转移装置中的一者包含一反相器，耦接在一N型金属氧化半导体晶体管的一栅极和该对结点的一节点间，该N型金属氧化半导体晶体管具有耦接至该对数据线的一者的一漏极。

13.根据权利要求8所述的多电源域设计的电路，其特征在于该对数据线是在该读取操作中提供读取数据。

14.一种多电源域设计的存储阵列，其特征在于：包含

一存储单元列；

一区域输入/输出装置列；

一主输入/输出装置列；

一第一电路，连接至该区域输入/输出装置列，且设置来应用从一第一供应电压节点而来的一第一供应电压；

一第二电路，连接至该主输入/输出装置列，且设置来应用与第一供应电压不同的一第二供应电压，其中该第二供应电压是从一第二供应电压节点而来；以及

一数据线，设置来于该存储单元列的一存储单元的一读取操作中，基于一第二数据逻辑位准来具有一第一数据逻辑位准，其中该第二数据逻辑位准是由该第一电路的一数据节点所供应。

15.根据权利要求14所述的多电源域设计的存储阵列，其特征在于其更包含一第二数据线，设置来于该读取操作中具有一第三数据逻辑位准，其中该第三数据逻辑位准是与该第一数据逻辑位准相反。

16.根据权利要求14所述的多电源域设计的存储阵列，其特征在于该第一电路包含一转移装置，受控于该数据节点上的数据，且被设置来于该读取操作中，提供该第一数据逻辑位准至该数据线。

17.根据权利要求16所述的多电源域设计的存储阵列，其特征在于该转移装置包含一N型金属氧化半导体晶体管，设置来于该读取操作中，提供该第一数据逻辑位准至该数据线。

18.根据权利要求17所述的多电源域设计的存储阵列，其特征在于该第一电路更包含一反相器，设置来反相该数据节点上的数据并提供一信号来控制该N型金属氧化半导体晶体管。

19.根据权利要求14所述的多电源域设计的存储阵列，其特征在于该第二电路包含一电路，设置来提供该第二供应电压节点至一第三数据逻辑位准，该第三数据逻辑位准是在该读取操作中，在该数据线具有该第一数据逻辑位准的前，由该第二供应电压节点被供应至该数据线。

20.根据权利要求14所述的多电源域设计的存储阵列，其特征在于其由该数据节点所提供的该第二数据节点是基于该存储单元列的该存储单元所提供的数据。

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