CN102087993A - 沟槽形成方法 - Google Patents
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Abstract
本发明提供了一种沟槽形成方法，包括步骤：提供半导体基底；在所述半导体基底上形成底部抗反射层；在所述底部抗反射层上形成硅掺杂抗反射层和阻挡层的叠层结构；在所述叠层结构上形成光刻胶图案；以所述光刻胶图案为掩膜对所述叠层结构及底部抗反射层刻蚀，形成光掩膜图形，在所述刻蚀过程中刻蚀阻挡层过程生成的聚合物大于刻蚀硅掺杂抗反射层及底部抗反射层过程生成的聚合物；以所述光掩膜图形为掩膜对所述介质层进行刻蚀，直到暴露底部的金属层。本发明提高了刻蚀形成沟槽特征尺寸的一致性。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种沟槽形成方法。
背景技术
随着集成电路的制作向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的器件数量也越来越多，这种发展使得晶圆表面无法提供足够的面积来制作所需的互连线。为了满足元件缩小后的互连线需求，两层及两层以上的多层金属互连线的设计成为超大规模集成电路技术所通常采用的一种方法。目前，不同金属层或者金属层与衬垫层的导通，是通过在金属层与金属层之间或者金属层与衬垫层之间的介质层中形成互连沟槽，在沟槽内填入导电材料，形成互连结构来实现的。例如申请号为02106882.8的中国专利申请文件提供了多层互连结构制作工艺。
下面结合附图简单的介绍沟槽的形成过程。图1至图3为现有技术中沟槽的形成过程的示意图。
如图1所示，提供半导体基底10；然后在所述半导体基底10上形成光掩膜层13，例如光掩膜层包括底部抗反射层(BARC)14和位于抗反射层上的光刻胶层(PR)15。
如图2所示，然后利用光刻工艺在光刻胶层15中形成开口，开口底部暴露BARC14。
如图3所示，接着利用光刻胶层15做掩膜对BARC进行第一刻蚀，去除开口底部的BARC，形成光掩膜图形，所述光掩膜图形包括底部抗反射层，也可以包括光刻胶层；接着利用光掩膜图形做掩膜进行第二刻蚀，在半导体基底中形成沟槽。
但是上述方法存在的问题是，由于在光刻胶图案的密集区的刻蚀速率小于稀疏区的刻蚀速率，因此使得光刻胶图案密集区的沟槽的特征尺寸(CD)小于稀疏区形成沟槽的CD。例如下面表一所示，可以看出CD平均值的偏差在0.448nm左右。
表一
| 密集区沟槽CD(nm) | 稀疏区沟槽CD(nm) | |
| 1 | 0.954 | 1.396 |
| 2 | 0.974 | 1.426 |
| 3 | 0.978 | 1.426 |
| 4 | 0.954 | 1.400 |
| 5 | 0.980 | 1.468 |
| 6 | 0.992 | 1.434 |
| 7 | 0.974 | 1.410 |
| 8 | 0.994 | 1.410 |
| 9 | 0.980 | 1.442 |
| 最大值 | 0.994 | 1.468 |
| 最小值 | 0.954 | 1.396 |
| 平均值 | 0.976 | 1.424 |
发明内容
本发明解决的技术问题是提高刻蚀形成沟槽特征尺寸的一致性。
为了解决上述问题，本发明提供了一种沟槽形成方法，包括步骤：
提供半导体基底，其包括衬底，位于衬底上的导电层，位于导电层上的介质层；
在所述半导体基底上形成底部抗反射层；
在所述底部抗反射层上形成硅掺杂抗反射层和阻挡层的叠层结构；
在所述叠层结构上形成光刻胶图案；
以所述光刻胶图案为掩膜对阻挡层、硅掺杂抗反射层及底部抗反射层刻蚀，形成光掩膜图形在所述刻蚀过程中刻蚀阻挡层过程生成的聚合物大于刻蚀硅掺杂抗反射层及底部抗反射层过程生成的聚合物；
以所述光掩膜图形为掩膜对所述介质层进行刻蚀，直到暴露底部的金属层。
优选的，所述硅掺杂抗反射层和阻挡层的叠层结构中，所述硅掺杂抗反射层位于所述阻挡层上。
优选的，所述硅掺杂抗反射层和阻挡层的叠层结构中，所述阻挡层位于所述硅掺杂抗反射层上；
在形成所述叠层结构步骤之后，在形成光刻胶图案步骤之前还包括步骤：在所述叠层结构上形成抗反射材料层。
优选的，所述阻挡层的材料为二氧化硅。
优选的，以所述光刻胶图案为掩膜对所述叠层结构及底部抗反射层刻蚀包括对阻挡层的第一刻蚀、对硅掺杂抗反射层的第二刻蚀及，对底部抗反射层的第三刻蚀。
优选的，所述第一刻蚀的刻蚀参数为：腔室压力为50Torr～200mTorr，射频功率为500W～1000W，刻蚀气体包括CF4、CHF3、O2及惰性气体Ar，其中CF4的流量为50sccm～200sccm，CHF3的流量为10sccm～100sccm，Ar的流量为10sccm～100sccm，O2的流量为10sccm～50sccm，刻蚀时间为10s～120s。
优选的，第二刻蚀的刻蚀参数为：腔室压力为50Torr～200mTorr，射频功率为500W～1000W，刻蚀气体包括CF4、CHF3及惰性气体Ar，其中CF4的流量为50sccm～200sccm，CHF3的流量为10sccm～100sccm，Ar的流量为10sccm～100sccm，刻蚀时间为50s～180s。
优选的，所述阻挡层的材料可以为低温氧化物。
优选的，所述低温氧化物可以为二氧化硅。
优选的，所述阻挡层的厚度为200埃～800埃。
优选的，所述硅掺杂抗反射层的厚度为200埃～800埃。
与现有技术相比，本发明主要具有以下优点：
本发明利用底部抗反射层、硅掺杂抗反射层及阻挡层的叠层结构代替现有的底部抗反射层，从而利用在阻挡层刻蚀的过程中可以形成较多聚合物，这样使得在刻蚀阻挡层时在光刻胶图案密集区的刻蚀速率大于稀疏区的刻蚀速率，从而可以弥补在刻蚀底部抗反射层及硅掺杂抗反射层过程中光刻胶图案密集区的刻蚀速率小于稀疏区的刻蚀速率的问题，使得刻蚀形成沟槽特征尺寸的一致性更好。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1至图3为现有的一种沟槽形成方法的流程图；
图4为本发明的沟槽形成方法的流程图；
图5至图6为本发明的沟槽形成方法的示意图；
具体实施方式
根据背景可知，现有技术中，由于在光刻胶图案的密集区的刻蚀速率小于稀疏区的刻蚀速率，因此使得光刻胶图案密集区的沟槽的特征尺寸(CD)小于稀疏区形成沟槽的CD。本发明利用底部抗反射层、硅掺杂抗反射层及阻挡层的叠层结构代替现有的底部抗反射层，从而利用在阻挡层刻蚀的过程中可以形成较多聚合物，这样使得在刻蚀阻挡层时在光刻胶图案密集区的刻蚀速率大于稀疏区的刻蚀速率，从而可以弥补在刻蚀底部抗反射层及硅掺杂抗反射层过程中光刻胶图案密集区的刻蚀速率小于稀疏区的刻蚀速率的问题，使得刻蚀形成沟槽特征尺寸的一致性更好。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图4是本发明沟槽形成方法的流程图，图5至图6为本发明沟槽形成方法一实施例的示意图。下面结合图4至图6对本发明的沟槽形成方法进行说明。
步骤S10，提供半导体基底，其包括衬底，位于衬底上的导电层，位于导电层上的介质层。
参考图5，所述半导体基底可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片(SOI)、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。在本实施例中，所述半导体基底包括衬底100，位于衬底100上的导电层110，位于导电层上的介质层120。所述导电层可以为金属层，所述金属层用于导通形成在衬底内或者衬底表面的单元，例如栅极、源极或者漏极，所述金属层材料为铝、银、铬、钼、镍、钯、铂、钛、钽、铜中的一种或者几种，所述金属层厚度为2000埃～3000埃。
需要特别指出的是，由于金属铜具有高熔点、低电阻系数及高抗电子迁移的能力，所述金属层材料较优选用铜，但是需要特别说明的是，选用其他导电物质形成的金属层在工艺节点高于130纳米技术中仍然可以工作，只是传输延迟比较大，在此特地说明，不应过分限制本发明的保护范围。
所述金属层110的形成工艺可以选用公知的物理气相沉积工艺或者电镀工艺，需特别指出的是，上述金属层的形成工艺需根据金属层选用的材料不同而采用不同的工艺，调整不同的工艺参数。
所述介质层120的厚度为20纳米～5000纳米，所述介质层120用于隔离介质层下的所述金属层110及形成在介质层上的金属层或半导体单元。具体所述介质层可以是金属前介质层(Pre-Metal Dielectric，PMD)，也可以是层间介质层(Inter-Layer Dielectric，ILD)，需要特别指出的是，所述介质层120还可以是单一覆层也可以是多层堆叠结构。
金属前介质层是沉积在具有MOS器件的衬底上，利用沉积工艺形成，在金属前介质层中会在后续工艺形成沟槽，用金属填充沟槽形成连接孔，所述连接孔用于连接MOS器件的电极和上层互连层中的金属导线。
层间介质层是后道工艺在金属互连层之间的介电层，层间介质层中会在后续工艺中形成沟槽，用金属填充沟槽形成连接孔，所述连接孔用于连接相邻金属互连层中的导线。
所述介质层120的材料通常选自SiO2或者掺杂的SiO2，例如USG(Undoped Silicon Glass，没有掺杂的硅玻璃)、BPSG(BorophosphosilicateGlass，掺杂硼磷的硅玻璃)、BSG(Borosilicate Glass，掺杂硼的硅玻璃)、PSG(Phosphosilitcate Glass，掺杂磷的硅玻璃)等。
所述介质层120在130纳米及以下的工艺节点一般选用低介电常数的介电材料，所述介质层120的材料具体选自氟硅玻璃(FSG)、碳掺杂的氧化硅(Black Diamond)以及氮掺杂的碳化硅(BLOK)。
所述介质层120的形成工艺可以是任何常规真空镀膜技术，例如原子沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等等，在这里不做赘述。
步骤S20，在所述半导体基底上形成底部抗反射层130。
继续参考图5，在本实施例中，底部抗反射层130可以采用旋涂法，包括首先向晶片上滴注抗反射材料，并且旋转晶片；接着对抗反射材料进行烘焙。
具体的可以在旋胶设备中完成，例如先将晶片放置于所述旋胶设备内；接着旋胶设备初始化，所述旋胶设备初始化的具体参数可以为：晶片旋转时间为1秒～2秒，旋转速度为1500RPM～2500RPM。接着，向晶片表面滴注抗反射材料，例如滴注在晶片的中心。接着，旋转晶片，进行甩胶，所述甩胶步骤具体参数为：旋转时间为3秒～9秒，所述旋胶设备转速为3500RPM，形成200埃～2000埃的厚度比较均匀的底部抗反射层130。
上述底部抗反射层130的作用是防止光线通过光刻胶后在晶圆界面发生反射，避免反射的光线会与入射光发生干涉，使得光刻胶能均匀曝光。
步骤S30，在所述底部抗反射层130上形成硅掺杂抗反射层(Si-ARC)140和阻挡层150的叠层结构160。
继续参考图5，所述硅掺杂抗反射层140的厚度可以为200埃～800埃，例如700埃、600埃、500埃、400埃、300埃，阻挡层150的厚度可以为200埃～800埃，例如300埃、400埃、500埃、600埃、700埃。具体的，所述叠层结构160中硅掺杂抗反射层140可以位于所述阻挡层150上。另外，叠层结构160中也可以所述阻挡层150位于所述硅掺杂抗反射层140上。或者叠层结构160中也可以为掺杂抗反射层140和阻挡层150多层互相交叠的结构。
阻挡层150的材料可以低温氧化物材料，例如二氧化硅。因为二氧化硅和抗反射材料之间的黏附性相对于二氧化硅和硅掺杂抗反射材料之间的黏附性较差。因此在本实施例中，优选的，叠层结构160中所述阻挡层150位于所述硅掺杂抗反射层140上。
由于二氧化硅和光刻胶之间的黏附性相对于二氧化硅和抗反射材料之间的黏附性更差，因此为了避免光刻胶层在阻挡层150上滑动，还包括步骤：在在所述叠层结构160上形成抗反射材料层170。
硅掺杂抗反射层140和阻挡层150的形成工艺可以是任何常规真空镀膜技术，例如原子沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等等，在这里不做赘述。
抗反射材料层170的形成方法可以参考底部抗反射层130的形成方法，在此不再赘述。
在其它的实施例中，所述阻挡层也可以为在刻蚀过程中生成的聚合物大于刻蚀硅掺杂抗反射层及底部抗反射层过程生成的聚合物的其它材料层。
步骤S40，在所述叠层结构上形成光刻胶图案。
继续参考图5，在本实施例中，可以采用旋涂法，包括首先向晶片上形成光刻胶层，然后对所述光刻胶层进行曝光和显影，从而在光刻胶层中形成开口，从而形成光刻胶图案180。因为该步骤为本领域技术人员熟知的步骤，因此不再赘述。
步骤S50，以所述光刻胶图案为掩膜对所述叠层结构及底部抗反射层刻蚀，形成光掩膜图形，所述光掩膜图形包括阻挡层、硅掺杂抗反射层及底部抗反射层，在所述刻蚀过程中刻蚀阻挡层过程生成的聚合物大于刻蚀硅掺杂抗反射层及底部抗反射层过程生成的聚合物。
具体的参考图6，所述刻蚀可以采用等离子体刻蚀，在刻蚀的过程中，刻蚀阻挡层过程生成的聚合物大于刻蚀硅掺杂抗反射层及底部抗反射层过程生成的聚合物。
优选的，其中包括对阻挡层的第一刻蚀，对硅掺杂抗反射层的第二刻蚀及对底部抗反射层的第三刻蚀。其中第一刻蚀的刻蚀参数可以为：腔室压力为50Torr～200mTorr，射频功率为500W～1000W，刻蚀气体包括CF4、CHF3、O2及惰性气体Ar，其中CF4的流量为50sccm～200sccm，CHF3的流量为10sccm～100sccm，Ar的流量为10sccm～100sccm，O2的流量为10sccm～50sccm，刻蚀时间为10s～120s。
第二刻蚀的刻蚀参数可以为：腔室压力为50Torr～200mTorr，射频功率为500W～1000W，刻蚀气体包括CF4、CHF3及惰性气体Ar，其中CF4的流量为50sccm～200sccm，CHF3的流量为10sccm～100sccm，Ar的流量为10sccm～100sccm，刻蚀时间为50s～180s。
第三刻蚀可以采用本领与技术人员熟知的方法，例如第三刻蚀的刻蚀参数可以为：腔室压力为50Torr～200mTorr，射频功率为500W～1000W，刻蚀气体包括CF4、CHF3及惰性气体Ar，其中CF4的流量为50sccm～200sccm，CHF3的流量为10sccm～100sccm，刻蚀时间为50s～180s。
发明人在研究中发现，在现有技术中因为没有阻挡层，因此刻蚀的过程中通常在刻蚀底部抗反射层及硅掺杂抗反射层过程中，光刻胶图案密集区的刻蚀速率小于稀疏区的刻蚀速率。而对于可生成较多聚合物的刻蚀过程中，例如刻蚀低温氧化物的过程中，通常光刻胶图案密集区的刻蚀速率大于稀疏区的刻蚀速率。从而发明人研究得出了本发明的技术方案，在本发明中例如增加阻挡层，因为阻挡层刻蚀的过程中在光刻胶图案密集区的刻蚀速率大于稀疏区的刻蚀速率，从而可以弥补在刻蚀底部抗反射层及硅掺杂抗反射层过程中光刻胶图案密集区的刻蚀速率小于稀疏区的刻蚀速率的问题，使得刻蚀形成沟槽特征尺寸的一致性更好。
步骤S60，以所述光掩膜图形为掩膜对所述介质层进行刻蚀，直到暴露底部的金属层。
继续参考图6，在本步骤中可以先去除光刻胶图案，利用阻挡层、硅掺杂抗反射层及底部抗反射层构成的掩膜图案做掩膜进行刻蚀。或者不去除光刻胶图案，利用光刻胶图案、阻挡层、硅掺杂抗反射层及底部抗反射层构成的掩膜图案做掩膜进行刻蚀。所述刻蚀可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术，在本实施例中，采用等离子体刻蚀技术，采用CF4、CHF3、CH2F2、CH3F、C4F8或者C5F8中的一种或者几种作为反应气体刻蚀晶片，直至形成所需深度的沟槽。
表二为采用本发明的沟槽形成方法形成的沟槽的CD结果。如图表二所示，采用本发明的沟槽形成方法形成的沟槽的CD，光刻胶图形密集区和稀疏区的偏差在10.2nm左右，由此可见采用本发明的沟槽形成方法，可以大大减小沟槽CD的偏差，提高其一致性。
表二
| 密集区沟槽CD(nm) | 稀疏区沟槽CD(nm) | |
| 1 | 0.970 | 1.156 |
| 2 | 0.976 | 1.180 |
| 3 | 0.972 | 1.176 |
| 4 | 0.966 | 1.168 |
| 5 | 0.996 | 1.234 |
| 6 | 0.994 | 1.186 |
| 7 | 0.976 | 1.190 |
| 8 | 0.996 | 1.174 |
| 9 | 0.998 | 1.202 |
| 最大值 | 0.998 | 1.234 |
| 最小值 | 0.966 | 1.156 |
| 平均值 | 0.982 | 1.186 |
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (11)
1.一种沟槽形成方法，其特征在于，包括步骤：
提供半导体基底，其包括衬底，位于衬底上的导电层，位于导电层上的介质层；
在所述半导体基底上形成底部抗反射层；
在所述底部抗反射层上形成硅掺杂抗反射层和阻挡层的叠层结构；
在所述叠层结构上形成光刻胶图案；
以所述光刻胶图案为掩膜对所述叠层结构及底部抗反射层刻蚀，形成光掩膜图形，在所述刻蚀过程中刻蚀阻挡层过程生成的聚合物大于刻蚀硅掺杂抗反射层及底部抗反射层过程生成的聚合物；
以所述光掩膜图形为掩膜对所述介质层进行刻蚀，直到暴露底部的金属层。
2.根据权利要求1所述的沟槽形成方法，其特征在于，所述硅掺杂抗反射层和阻挡层的叠层结构中，所述硅掺杂抗反射层位于所述阻挡层上。
3.根据权利要求1所述的沟槽形成方法，其特征在于，所述硅掺杂抗反射层和阻挡层的叠层结构中，所述阻挡层位于所述硅掺杂抗反射层上；
在形成所述叠层结构步骤之后，在形成光刻胶图案步骤之前还包括步骤：在所述叠层结构上形成抗反射材料层。
4.根据权利要求3所述的沟槽形成方法，其特征在于，所述阻挡层的材料为二氧化硅。
5.根据权利要求1所述的沟槽形成方法，其特征在于，以所述光刻胶图案为掩膜对所述叠层结构及底部抗反射层刻蚀包括对阻挡层的第一刻蚀、对硅掺杂抗反射层的第二刻蚀及，对底部抗反射层的第三刻蚀。
6.根据权利要求5所述的沟槽形成方法，其特征在于，所述第一刻蚀的刻蚀参数为：腔室压力为50Torr～200mTorr，射频功率为500W～1000W，刻蚀气体包括CF4、CHF3、O2及惰性气体Ar，其中CF4的流量为50sccm～200sccm，CHF3的流量为10sccm～100sccm，Ar的流量为10sccm～100sccm，O2的流量为10sccm～50sccm，刻蚀时间为10s～120s。
7.根据权利要求6所述的沟槽形成方法，其特征在于，第二刻蚀的刻蚀参数为：腔室压力为50Torr～200mTorr，射频功率为500W～1000W，刻蚀气体包括CF4、CHF3及惰性气体Ar，其中CF4的流量为50sccm～200sccm，CHF3的流量为10sccm～100sccm，刻蚀时间为50s～180s。
8.根据权利要求3所述的沟槽形成方法，其特征在于，所述阻挡层的材料可以为低温氧化物。
9.根据权利要求8所述的沟槽形成方法，其特征在于，所述低温氧化物可以为二氧化硅。
10.根据权利要求9所述的沟槽形成方法，其特征在于，所述阻挡层的厚度为200埃～800埃。
11.根据权利要求10所述的沟槽形成方法，其特征在于，所述硅掺杂抗反射层的厚度为200埃～800埃。
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