[go: up one dir, main page]

CN101986421A - 介电膜、使用该介电膜的半导体器件的制造方法和半导体制造设备 - Google Patents

介电膜、使用该介电膜的半导体器件的制造方法和半导体制造设备 Download PDF

Info

Publication number
CN101986421A
CN101986421A CN2010102407495A CN201010240749A CN101986421A CN 101986421 A CN101986421 A CN 101986421A CN 2010102407495 A CN2010102407495 A CN 2010102407495A CN 201010240749 A CN201010240749 A CN 201010240749A CN 101986421 A CN101986421 A CN 101986421A
Authority
CN
China
Prior art keywords
film
dielectric film
substrate
manufacturing
metal nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010102407495A
Other languages
English (en)
Other versions
CN101986421B (zh
Inventor
清野拓哉
中川隆史
北野尚武
辰巳彻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Anelva Corp
Original Assignee
Canon Anelva Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Anelva Corp filed Critical Canon Anelva Corp
Publication of CN101986421A publication Critical patent/CN101986421A/zh
Application granted granted Critical
Publication of CN101986421B publication Critical patent/CN101986421B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0641—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/18—Metallic material, boron or silicon on other inorganic substrates
    • C23C14/185—Metallic material, boron or silicon on other inorganic substrates by cathodic sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/58—After-treatment
    • C23C14/5806—Thermal treatment
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/58—After-treatment
    • C23C14/5893—Mixing of deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02148—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/689—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having ferroelectric layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Thermal Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及介电膜、使用该介电膜的半导体器件的制造方法和半导体制造设备。提供制造具有高介电常数的介电膜的方法。在本发明的实施方案中，在基板上形成HfN/Hf层压膜，其上形成薄氧化硅膜，通过退火处理制造由Hf、Si、O和N的混合物制成的金属氮化物介电膜。根据本发明，可以(1)降低EOT，(2)降低漏电流至Jg＝1.0×10-1A/cm2以下，(3)抑制由固定电荷产生所引起的滞后，和(4)即使进行700℃以上的热处理也防止EOT增加，并获得优良耐热性。

Description

介电膜、使用该介电膜的半导体器件的制造方法和半导体制造设备
技术领域
本发明涉及介电膜和使用该介电膜的半导体器件的制造方法。 
背景技术
近来，构成半导体集成电路的MOSFET的栅绝缘膜在尺寸和厚度方面有所降低，当将SiO2膜用作栅绝缘膜时，如果其厚度为2nm以下(这是近来的需求值)则产生隧道电流，且栅漏电流增加。因此，近年来，已研究用具有比SiO2膜相对介电常数更高的相对介电常数的高介电常数材料代替栅绝缘膜材料。即使当绝缘膜的实际膜厚度增加时，该方法也能降低SiO2等效氧化层厚度(EOT)。要求由具有栅长度22nm以下的新近MOSFET所需的EOT进一步降低，为了满足此要求，有必要增加使用高介电常数材料的绝缘膜的实际膜厚度并降低栅漏电流。作为增加比SiO2膜的相对介电常数更高的相对介电常数的方法之一，已研究通过将SiO2转化为等离子体氮化物来将SiO2膜转化为Si3N4膜或转化为SiON膜，然而，Si3N4的相对介电常数为SiO2相对介电常数的约两倍，因此，不能充分降低EOT。因此，研究Hf系氧化物或Hf系氮化物作为高介电常数材料。 
作为形成高介电常数膜的方法，列举CVD(化学气相沉积)法、原子层吸附/沉积法、和溅射法。由于形成过程中的诱导时间(incubation time)，CVD法具有膜厚度的可控性、均一性、和再现性问题。 
作为解决这些问题的措施之一，已提出使用膜厚度的可控 性、均一性、和再现性优异的溅射法形成高-k介电膜的方法。 
日本专利4239015的说明书描述了以下方法，该方法能通过经由在氧化硅膜上形成高介电常数膜后在500℃至700℃下热处理而在氧化物膜中扩散高介电常数膜来抑制界面缺陷(interface defect)并降低氧化物膜厚度至0.6nm，且该方法能通过提高绝缘膜的相对介电常数来降低EOT。该方法需要在物理膜厚度为1.0nm以下的区域中均匀地留置氧化硅膜的技术，重要的是防止在其上形成的高介电常数膜通过退火扩散至SiO2和硅之间的界面。还描述了形成氮氧化物膜的方法，所述氮氧化物膜是通过游离基渗氮过程(radical nitriding process)引入痕量(约百分之几)氮的氧化硅膜。此外，还描述了通过引入氮的溅射和进行热处理，耐热性能够提高50℃，且滞后能比当通过在氧化硅膜上沉积HfN到厚度为0.6nm至1.0nm而在氧化硅膜上形成Hf时降低更多。 
EOT的降低和漏电流的增加呈折衷(tradeoff)关系，因此，漏电流不能通过仅降低EOT来改进。因此，要求即使当进行800℃以上的热处理时耐热性优良而不改变组成或结晶度、且不增加EOT或漏电流的绝缘膜形成技术。如果固定电荷存在于绝缘膜中，则在C-V曲线中发生滞后，已知固定电荷降低绝缘膜的寿命并劣化半导体器件的可靠性，因此，还要求抑制固定电荷的绝缘膜形成技术。 
然而，上述各技术具有以下问题。 
如日本专利4239015的说明书所述的通过在氧化硅膜上沉积Hf并在氧气氛中进行真空退火形成HfSiO的技术具有以下问题：当氧化硅膜的厚度降低至1.0nm以下时，在热处理步骤中于氧化硅膜中扩散的Hf到达硅基板界面，从而产生固定电荷并 劣化电特性。此外，在日本专利4239015的说明书中所述的Hf在氧化硅膜中扩散的温度低至500℃至600℃，在CMOS制造步骤中的活化步骤(1,000℃)中没有描述耐热性。 
此外，如日本专利4239015的说明书中所述的形成作为具有通过游离基渗氮过程引入痕量氮(百分之几的氮)的氧化硅膜的氮氧化物膜的方法具有以下问题：当具有厚度1.0nm以下的氧化硅膜进行游离基渗氮时，氮和硅到达氧化硅膜界面，从而劣化界面特性。 
发明内容
本发明的目的是提供介电膜的制造方法，所述方法能够降低EOT和漏电流，并能够形成耐热性优良且由固定电荷的产生引起的滞后受到抑制的介电膜。 
本发明的发明人已锐意研究，从而解决上述问题，结果发现，通过在要经加热处理的基板上形成非常薄的氧化硅膜，此外在氧化硅膜上形成具有特定组成的金属氮化物，接着在金属氮化物上形成金属膜，还进一步进行退火处理，能够获得可以降低漏电流并改进EOT的介电膜，从而完成本发明。 
本发明一方面在于介电膜的制造方法，其特征在于包括以下步骤：第一步骤，制备要处理的基板，其上形成氧化硅膜；第二步骤，在氧化硅膜上沉积包括Hf和N的金属氮化物膜；第三步骤，在金属氮化物膜上沉积包括Hf的金属膜；和第四步骤，对氧化硅膜、金属氮化物膜和金属膜的层压膜进行热处理，从而形成含有Hf、Si、O和N的金属氮氧化物。 
在该结构的情况下，通过第四步骤中的热处理，下层中的HfN与氧化硅膜进行硅酸盐反应(silicate-react)，因此，SiO2膜 厚度能降低，同时SiO2被氮化，并能提高介电常数(permittivity)。此外，通过第四步骤中的热处理，上层中的Hf形成具有高介电常数的HfO，且介电膜的介电常数能够进一步增大。因此，能减低EOT，降低漏电流，由固定电荷的产生所引起的滞后受到抑制，并获得即使当进行700℃下的热处理时耐热性也优良而EOT并不增加的介电膜。 
根据本发明，通过由具有非常薄的氧化硅膜并且连续层压具有期望氮浓度的金属氮氧化物膜和金属膜的介电膜，通过真空退火处理，形成含有Hf、Si、O和N的介电膜，可以(1)降低EOT，(2)降低漏电流至Jg＝1.0×10-1A/cm2以下，(3)降低由固定电荷产生所引起的滞后，和(4)获得即使进行700℃以上的热处理，EOT的增加也得以降低的耐热性优良的介电膜。因此，即使当本发明的介电膜制造方法应用于具有高温退火处理步骤的CMOS晶体管器件栅绝缘膜的制造方法时，由于介电常数增加导致的等效氧化层厚度(EOT)也能够得以降低，能够降低漏电流和固定电荷，能够改进耐热性。 
附图说明
图1是根据本发明实施方案的介电膜制造方法的工艺流程图。 
图2是MIS电容器的剖面图，其中介电膜通过根据本发明实施方案的介电膜制造方法形成。 
图3是说明当通过图1中说明的第一步骤形成氧化硅下层(silicon oxide under layer)时，氧化物膜厚度对于氧化温度的依赖关系的图。 
图4是说明根据本发明实施方案的在层压金属氮化物膜和 金属膜和形成电极的步骤中使用的加工设备实例的概要图。 
图5是说明根据本发明实施方案的在HfN膜中所含的氮摩尔比和沉积步骤中氮的进料速率之间关系的图。 
图6是说明根据本发明实施方案的HfN膜沉积步骤中氮的沉积速率和进料速率之间关系的图。 
图7是说明根据本发明实施方案的EOT和漏电流(Jg)对于HfN膜沉积步骤中氮进料速率的依赖关系的图。 
图8A是说明根据本发明实施方案，当对Hf单层膜进行在750℃下的热处理时的介电膜的C-V曲线的图。 
图8B是说明根据本发明实施方案，当对HfN单层膜进行在900℃下的热处理时的介电膜的C-V曲线的图。 
图9是说明根据本发明实施方案，介电膜的EOT和漏电流(Jg)对于HfN膜厚度的依赖关系的图。 
图10是说明根据本发明实施方案，介电膜的EOT和漏电流(Jg)对于HfN/Hf膜厚度的依赖关系的图。 
图11A是说明根据本发明实施方案，在SiO2/HfN(1.0nm)情况下的介电膜的C-V曲线的图。 
图11B是说明根据本发明实施方案，在SiO2/HfN/Hf(0.5nm/0.5nm)情况下的介电膜的C-V曲线的图。 
图12是说明根据本发明实施方案，介电膜的EOT和漏电流(Jg)对于退火温度的依赖关系的图。 
图13A是说明根据本发明实施方案，在没有进行热处理的情况下的介电膜的C-V曲线的图。 
图13B是说明根据本发明实施方案，当进行在650℃下的热处理时的介电膜的C-V曲线的图。 
图13C是说明根据本发明实施方案，当进行在900℃下的热 处理时的介电膜的C-V曲线的图。 
图14是说明通过本发明实施方案所得介电膜的EOT和漏电流(Jg)之间关系的图。 
图15是说明在本发明实施方案中所用半导体器件的构造的图。 
图16是说明在本发明实施方案中制造半导体器件的方法的工艺图。 
具体实施方式
现在将根据附图详细说明本发明的实施方案。 
本发明的发明人已锐意研究，从而解决上述问题，结果发现，通过经由进行热处理在硅基板上形成非常薄的氧化硅底膜，进一步在氧化硅底膜上形成具有特定组成的金属氮化物，进一步接着在金属氮化物上形成金属膜，还进一步在真空中进行热处理，能够获得介电膜，所述介电膜即使在EOT＝1.5nm以下的区域中也能够降低漏电流，抑制由固定电荷的产生所引起的滞后，并且即使当进行700℃以上的热处理时也能抑制EOT的增加，且耐热性优良。 
将通过MIS(金属绝缘体半导体)电容器的实例说明在本发明实施方案中形成的介电膜，其中在基板上形成非常薄的氧化硅底膜，在氧化硅底膜上层压HfN和Hf，通过进行热处理在层压的金属上形成金属氮氧化物。 
图1说明根据本发明实施方案的介电膜制造方法的步骤，图2说明根据本发明实施方案的MIS电容器的剖面图。 
在第一步骤S101中，通过预定的加热处理，在基板上形成氧化硅底膜。在本实施方案中，例如，图1中说明的制造方法能 从步骤S101a和步骤S101c中之一开始。 
在本实施方案中，当从硅基板201去除硅天然氧化物膜时，在步骤S101a中，通过使用DHF(稀释的氢氟酸)对硅基板201进行湿法处理(wet treatment)来去除硅天然氧化物膜，在步骤S101b中，在氧气氛中对去除硅天然氧化物膜的硅基板201进行热处理，从而在硅基板201上形成氧化硅膜(氧化硅底膜)202。 
当使用具有天然氧化物膜的硅基板201时，在步骤S101c中，制备留置硅天然氧化物膜而未进行上述湿法处理的硅基板201。接着，在步骤S101d中，对硅基板201进行热处理，从而在硅基板201上形成氧化硅膜(氧化硅底膜)202。作为选择，在步骤S101e中，对具有硅天然氧化物膜而未进行湿法处理的硅基板201进行干法蚀刻后，在步骤S101f中在氧气氛中对干法蚀刻后的硅基板201进行热处理，从而在硅基板201上形成氧化硅膜(氧化硅底膜)202。 
如图3中所说明的，当通过湿法处理去除天然氧化物膜时，通过改变退火氧化温度和氧压力，氧化物膜的厚度能控制在0.5nm至1.0nm范围内，当天然氧化物膜未去除时，氧化物膜的厚度不依赖于热处理温度，然而，能形成具有厚度1.0nm以下的非常薄的氧化物膜。即使当通过干法蚀刻去除硅天然氧化物膜和通过在氧气氛中进行热处理形成氧化硅底膜时，能达到与通过湿法处理去除天然氧化物膜时的厚度相同的氧化物膜厚度。 
接下来，在如第一步骤S101的湿法处理后，在第二步骤S102中，使用在第一步骤S101中热氧化的氧化硅膜202，在具有膜厚度为1.0nm以下的氧化硅膜202的基板201上，沉积由HfN构成的金属氮化物膜(HfN膜)203至膜厚度在例如0.3至0.7nm范 围内。随后，在第三步骤S103中，通过在金属氮化物膜203上沉积由Hf构成的金属膜(Hf膜)204至膜厚度在例如0.1至0.7nm范围内，形成HfN/Hf的层压膜。作为比较例，沉积HfN和Hf的单层膜。 
在图1说明的实施方案中，在第一步骤S101中，在步骤S101a至101f的任一步骤中，氧化硅膜202形成于基板201上，然而，在本发明中，重要的是在第二步骤S102、第三步骤S103、和第四步骤S104中形成介电膜206，如后所述。因此，必要的是对其上形成氧化硅膜202的基板201进行第二步骤S102至第四步骤S104，而不是在基板201上形成氧化硅膜202。因此，还可以预先在基板上形成氧化硅膜，保护基板，然后使用具有氧化硅膜的保护基板。作为选择，还可以通过例如CVD法形成氧化硅膜。即，在第一步骤S101中，可以使用任何方式，只要能制备其上形成氧化硅膜202的基板201即可。 
图4说明在第二步骤S102和第三步骤S103中的由HfN制成的金属氮化物膜203和由Hf制成的金属膜204的沉积步骤中使用的加工设备的实例概要。 
构建膜形成处理室400，以致通过加热器401加热至预定温度。构建膜形成处理室400以致要处理的基板402能够通过加热器405经由引入基板支座403的感应器404加热至预定温度。从膜厚度均匀性的角度而言，期望基板支座403能以预定转速转动。在膜形成处理室400中，靶406、416在面向要处理的基板402的位置处安装。 
靶406、416经由金属如Cu制的背板407、417安装在靶托408、418上。还可以制造其中靶406、416和背板407、417通过靶材料组合为单个部件并作为靶连接该部件的靶组件外形 (outline shape)。即，该构造可以是其中靶安装在靶托上的构造。 
金属如Cu制靶托408、418连接施加溅射放电用电力的直流电源410、420，并用作阴极。此外，靶托408、418经由绝缘体409、419连接至膜形成处理室400的内壁，由此与处于地电位的膜形成处理室400的壁绝缘。当从溅射面观察时，实现磁控溅射的磁体411、421设置于靶406、416的后面。磁体411、421通过磁体托412、422保持，并能通过未示意性示出的磁体托转动机构转动。为了使得均匀的靶腐蚀，磁体411、421在放电期间保持转动。 
靶406、416安装在基板402上方倾斜的偏置位置处。即，靶406、416溅射面的中心点位于从要处理的基板402中心处的法线移动预定尺寸的位置。 
在靶406、416和要处理的基板402之间，安装防护板413，其通过从设置有电力的靶406、416放出的溅射颗粒控制要处理基板402上的膜形成。 
在本实施方案中，作为靶，使用Hf制的金属靶406、416。通过从直流电源410和420之一经靶托408和418之一以及背板407和417之一向金属靶406和416之一提供电力来沉积介电膜。同时，将惰性气体从惰性气体源423，经由阀门424和435之一、调节要引入气体流速的质量流量控制器425和436之一和阀门426和437中之一，引入至膜形成处理室400，直达靶附近。将作为反应性气体的氮从反应性气体源(氮气源)431，经由阀门432、质量流量控制器433和阀门434，引入至膜形成处理室400中的基板附近。引入的惰性气体和反应性气体通过排气泵415经由流导阀(conductance valve)414排出。 
在第二步骤S102中的HfN沉积，即膜形成可以通过以下进 行：设定基板温度为30℃和Hf的靶功率为100W，使用Ar作为惰性气体，设定Ar的进料速率为50sccm，并设定反应性气体氮的进料速率在1.0sccm至10sccm范围内。接下来，在第三步骤S103中的Hf沉积可以通过以下进行：设定基板温度为30℃和Hf的靶功率为100W，使用Ar作为惰性气体，并设定Ar的进料速率为50sccm。 
从均一性的观点，期望的是第二步骤S102和第三步骤S103中的真空容器中的压力为1×10-1Pa以下。 
当使用不同的真空容器进行第二步骤S102和第三步骤S103时，期望的是经由真空转移容器转移基板，从而防止电特性由于伴随暴露于大气的碳污染而导致的劣化。此外，从处理能力的观点，期望的是第二步骤S102和第三步骤S103在同一真空容器中进行。 
此时，HfN膜的组成能通过氮进料速率调节。图5说明HfN膜的组成对于氮流速的依赖关系。该组成通过使用XPS(X-射线光电子光谱)分析来评价。如上所述，通过调节氮流速在1.0sccm至2.0sccm范围内，能够确认摩尔比N/(Hf+N)可以控制在0.04至0.11范围内。 
图6说明HfN膜的沉积速率对于氮流速的依赖关系。从图6能确认，在氮流速小于15sccm的区域中，沉积速率明显增加至0.7nm/min以上，而在氮流速为15sccm以上的区域中，沉积速率为0.4nm/min以下。这是因为当氮进料速率为15sccm以上时，金属靶表面氮化并且溅射速率降低。因此，在本实施方案中，证实介电膜的形成能在不引起沉积速率劣化的情况下实现。 
接下来，在第四步骤S104中，通过在700℃至950℃的温度范围内，在氧气氛中，对氧化硅膜202、金属氮化物膜(HfN)203 和金属膜(Hf)的层压膜进行热处理，形成含有Hf、Si、O和N的金属氮化物膜制成的介电膜206。还对作为比较例的Hf和HfN的单层膜进行类似热处理，从而形成含有Hf、Si、O和N的金属氮化物膜制成的介电膜。 
接下来，在第五步骤S105中，通过真空沉积方法，在介电膜206上气相沉积具有期望尺寸的Au膜至厚度100nm作为上电极205，由此形成MIS电容器结构。接下来，用硅基板201作为下电极和Au膜作为上电极205测量电特性。作为电特性，元件的EOT通过C-V测量来测量，漏电流通过I-V特性来测量。 
此处描述EOT(等效氧化层厚度)。不管绝缘膜的类型如何，将通过从假定绝缘膜材料是氧化硅膜时的容量反算获得的绝缘膜的电学膜厚度称作等效氧化层厚度。即，当绝缘膜的相对介电常数为εh，氧化硅膜的相对介电常数为ε0，以及绝缘膜的厚度为dh，那么等效氧化层厚度de可以通过以下等式(1)来表示。 
de＝dh×(ε0/εh)      (1) 
上述等式(1)表明，当将具有比氧化硅膜的相对介电常数ε0更大的相对介电常数εh的材料用于绝缘膜中时，等效氧化层厚度de与比该绝缘膜的膜厚度dh更薄的氧化硅膜的等效氧化层厚度相同。氧化硅膜的相对介电常数ε0为约3.9。因此，例如即使当物理膜厚度dh为15nm时，由具有εh＝39的高-k相对介电常数的材料制成的膜的等效氧化层厚度(电学膜厚度)de也为1.5nm，因此，能够在将绝缘膜的电容值保持在与具有膜厚度1.5nm的氧化硅膜相当的电容值的同时，明显地降低隧道电流。 
考虑到由于介电膜的膜厚度和膜品质不同导致的表面电位对I-V特性的影响，当对上电极施加电压(Vfb-1)V时，通过测量漏电流评价漏电流值，其中Vfb是通过MIS结构的C-V特性获得 的平带电压。 
首先，描述其中在氧化硅膜上沉积Hf和HfN的单层膜并进行热处理的样品的电特性(比较例的电特性)。图7说明具有膜厚度1.0nm的HfN膜并在900℃下进行热处理的样品的EOT和漏电流值Jg之间的关系(图中的■标记)。此处，HfN膜的N/(Hf+N)摩尔比在0.04(当N2流速条件为1.0sccm时)至0.14(当N2流速条件为4.0sccm时)范围内变化。为了比较，在图中说明样品的EOT和漏电流值Jg之间的关系，该样品是Hf膜，其膜厚度在0.7至1.5nm范围内变化，且其在750℃下进行热处理。此处，用○标记的Hf膜的厚度为0.7nm，用△标记的Hf膜的厚度为1.0nm，用●标记的Hf膜的厚度为1.5nm。粗虚线表示当SiO2单层膜厚度降低时，EOT和漏电流之间的关系，细虚线表示当Hf膜的厚度在0.7至1.5nm范围内变化时，EOT和漏电流之间的关系。 
由图7能确认，与不含氮的Hf膜相比，能在HfN膜中实现EOT的降低，当氮流速＝1.5sccm和摩尔比N/(Hf+N)＝0.09时，EOT最小。为此的原因可以认为是HfN中的氮扩散至氧化硅膜并形成SiON和HfON，因此，介电常数提高且EOT降低。此外，当氮流速＝4.0sccm和摩尔比N/(Hf+N)＝0.14时，EOT和漏电流明显大。当摩尔比N/(Hf+N)超过0.11时，EOT和漏电流明显变大。为此的原因可以认为是当氮浓度增加时，未与Hf键合的氮原子数增加，因此漏电流增加和介电常数降低。如后所述，在HfN的情况下，即使当进行在900℃下的热处理时，也未观察到EOT增加，然而在Hf的情况下，在850℃以上的热处理温度下观察到EOT增加。 
图8A说明样品的C-V特性，该样品是具有膜厚度1.0nm并在750℃下进行热处理的Hf的单层膜，图8B说明样品的C-V特性， 该样品是具有膜厚度1.0nm和摩尔比0.09并在900℃下进行热处理的HfN的单层膜。由这些图能够确认，Hf具有滞后100mV，HfN具有滞后50mV，滞后偏移(hysteresis shift)降低。 
接下来，将描述在本实施方案中的HfN/Hf层压结构。在图9中说明样品的EOT和漏电流之间的关系(图9中的▲标记)，其中氮流速设定为1.5sccm，其为从图7获得的最佳氮流速，HfN膜的摩尔比N/(Hf+N)设定为0.09，因此HfN单层膜的膜厚度在1.0至1.5nm范围内变化。此外，在图9中说明样品的EOT和漏电流之间的关系(图9中的■标记)，其中HfN/Hf层压膜的Hf膜的厚度固定为0.5nm，HfN膜的厚度在0.3nm至0.7nm范围内变化。 
由图9能够观察到，与未层压Hf的HfN膜相比，在HfN膜的厚度为0.5nm至0.7nm范围内，HfN/Hf层压膜的EOT和漏电流得到进一步改进。为此的原因可以认为是，如果Hf进一步层压至HfN上，则与HfN单层的情况相比，Hf层在热处理时被氧化，绝缘膜中的氧浓度增加，因此，介电常数提高，同时漏电流得到改进。还证实通过采用HfN/Hf层压膜，EOT能稳定降低。此外，可以认为通过使HfN膜厚度最佳化，形成SiON和HfON的层压膜，其中由HfN膜扩散至氧化硅膜的氮的浓度最佳化，由此，介电常数提高和EOT降低。 
由上述结果，建议在本实施方案中，在使用HfN和Hf的层压膜形成介电膜的步骤中，为了实现EOT＝1.5nm以下，设定HfN膜厚度在0.3nm至0.7nm范围内并设定HfN的摩尔比N/(Hf+N)在0.04至0.11范围内。 
接下来，在图10中说明膜的EOT和漏电流之间的关系(图10中的■标记)，该膜通过以下制造：设定HfN膜的摩尔比N/(Hf+N)为0.09，固定HfN膜厚度为0.5nm，并在0.1nm至0.7nm范围内改 变要层压的Hf膜的厚度。由图10观察到，在Hf膜的厚度在0.3nm至0.7nm范围内，EOT得到改进。然而，当Hf膜的厚度为0.1nm时，EOT变得比当Hf膜的厚度为0.3nm时大，且漏电流值Jg劣化为1.0×10-1A/cm2以上。该结果表明在要沉积于HfN膜上的Hf膜的厚度中存在最佳膜厚度。当Hf膜的厚度降低至小于0.3nm时，热处理时的氧引起氧化硅膜厚度增加。此外，当Hf膜的厚度超过1.0nm时，热处理后，未完全氧化的未反应金属Hf残留，漏电流值增加。因此，建议在本实施方案中，在使用HfN和Hf的层压膜形成介电膜的步骤中，为了实现EOT＝1.5nm以下，设定Hf制金属膜厚度在0.3nm至1.0nm范围内。 
接下来，图11A是说明样品C-V特性的图，其中HfN膜的摩尔比N/(Hf+N)设定为0.09，HfN膜厚度固定为1.0nm。图11B是说明样品C-V特性的图，其中HfN膜的摩尔比N/(Hf+N)设定为0.09，层压具有厚度0.5nm的HfN膜和具有厚度0.5nm的Hf膜。如图11B中所说明的，在HfN/Hf层压膜中未观察到滞后，尽管如图11A中说明的，在HfN单层膜中观察到40mV的滞后偏移。该结果表明HfN/Hf层压膜能在绝缘膜中减少更多的固定电荷。因此，证实在本实施方案中的HfN和Hf的层压膜中，扩散至氧化硅膜的氮的浓度最佳化，并获得进一步降低固定电荷的效果。 
接下来，关于其中HfN膜的摩尔比N/(Hf+N)设定为0.09和在氧化硅底膜上沉积HfN单层膜至厚度1.0nm的样品、和其中层压具有厚度0.5nm的HfN膜和具有厚度0.5nm的Hf膜的样品，在图12中说明在氧气氛中退火温度依赖关系的评价结果。此外，在图中说明其中Hf单层膜的膜厚度在0.7至1.5nm范围内变化的样品的特性，用于比较。当Hf单层膜沉积至厚度1.0nm并在750℃下进行热处理时，未观察到EOT增加(图中的△标记)，然 而，当热处理温度设定为850℃(图中的□标记)和900℃(图中的◇标记)时，能观察到EOT增加。这表明在其中Hf单层膜沉积在氧化硅膜上并进行热处理的日本专利4239015的说明书中所述方法的情况下，如果氧化硅膜厚度降低，则由于进行Hf扩散的热处理，氧化硅底膜的厚度增加。因此，用该方法，在EOT为1.5nm以下的区域中，难以形成具有高耐热性的绝缘膜。 
在HfN单层膜中，当退火温度增加至950℃时，观察到EOT增加，然而，在HfN/Hf层压膜中，即使退火温度增加至950℃，也未观察到EOT增加。因此，证实在本实施方案中，在通过HfN和Hf的层压膜形成的介电膜中，EOT降低，漏电流值降低，且耐热性改进。 
在本发明的第四步骤S104中，为了在CMOS制造步骤的活化步骤获得耐热性，建议进行700℃以上的热处理，更建议850℃以上。期望在第四步骤104中的热处理期间的氧分压为0.001Pa以上，从而防止未完全氧化的未反应金属Hf残留，和该分压设定为10Pa以下，以防止过度氧化。 
接下来，将描述在第一步骤S101中的热处理温度对滞后的影响的研究结果。首先，描述以下情况：在本实施方案的第一步骤S101中，对没有进行湿法处理而留置硅天然氧化物膜的基板201进行热处理，从而形成氧化硅底膜202。当硅基板暴露于大气时，形成天然氧化物膜。当具有天然氧化物膜的基板201在真空中进行热处理，将氮流速设定为1.5sccm(其是由图7获得的最佳氮流速)，和将摩尔比N/(Hf+N)设定为0.09，然后将HfN膜沉积至厚度1.0nm和在900℃下热处理时，结果示于图13A至13C中。图13A是说明当在步骤S101d中未进行热处理时的介电体的C-V特性的图，图13B是说明在步骤S101d中在650℃下热处 理的介电膜的C-V特性的图，图13C是说明在步骤S101d中在900℃下热处理的介电体C-V特性的图。 
如图13A中所示，当未进行热处理时，存在110mV的滞后，然而，当进行图13B中的650℃下的热处理时，滞后降低至70mV。此外，在图13C中的在900℃下热处理的情况下，滞后进一步降低至40mV。即，当步骤S101d中的热处理温度升高时，观察到滞后降低。为此的原因可以认为是，通过大气中的水分形成天然氧化物膜，因此，如果在真空中进行热处理和热处理温度进一步升高，则热处理后形成的氧化硅膜中的固定电荷受到抑制，由此滞后降低。 
本实施方案中，在通过热处理天然氧化物膜形成氧化硅膜的第一步骤S101的步骤S101d中，为了充分去除天然氧化物膜中的水分，建议进行500℃以上的热处理。此外，建议在第一步骤S101中的热处理期间，设定真空容器中的压力为1×10-2Pa以下，这是为了抑制热处理期间的再氧化和杂质吸附。通过升高第一步骤S101d中的热处理温度获得的滞后改进效果，还能通过以下获得：进行DHF处理(步骤S101a)和干法蚀刻处理(步骤S101f)，并在去除天然氧化物膜后在氧分压为1×10Pa以下的气氛中进行700℃以上的热处理(步骤S101b，101f)。 
期望第一步骤S101中的热处理温度的上限为1,000℃以下(从控制氧化硅膜202的膜厚度至1nm以下的角度)。 
还能在使用TiN作为上电极的MIS结构中获得本发明的效果。当TiN用作上电极时，为了抑制由于伴随介电膜暴露于大气的碳污染导致的电特性劣化，建议将基板经真空转移容器从形成介电膜真空容器转移至另一真空容器而不使基板暴露于大气，并形成膜。 
在上述描述中，描述了通过在第二步骤S102中使用HfN并在第三步骤S103中使用Hf的层压膜的介电膜制造方法，然而不限于此，如果在第二步骤S102中形成满足本实施方案条件的含有Hf和N的金属氮化物膜，并在第三步骤S103中形成满足本实施方案条件的含有Hf的金属膜，能令人满意地获得本实施方案的效果。 
在上述描述中，描述在氧化硅膜上形成介电膜的情况，然而，通过应用本实施方案的方法至部分MOS晶体管，也能令人满意地获得效果。 
即，本实施方案的方法能应用于制造具有介电膜作为绝缘膜的半导体器件的方法中，例如能列举以下制造方法。 
第一实例是制造半导体器件的方法，该半导体器件具有：至少表面为半导体层的基板，在基板上形成的栅电极，以及依次层压在基板和栅电极之间的层压栅绝缘膜，其中包括于层压栅绝缘膜中的至少一层绝缘膜通过本实施方案的方法形成。 
第二实例是制造非易失性(nonvolatile)半导体器件的方法，该非易失性半导体器件具有：至少表面为半导体层的基板，在基板上形成的栅电极，以及其中绝缘膜、浮动电极(floating electrode)和绝缘膜依次层压于基板和栅电极之间的结构，其中至少部分形成于栅电极和浮动电极之间的绝缘膜是本发明的介电膜。 
第三实例是制造半导体器件的方法，该半导体器件具有源极区、漏极区、和经由绝缘膜在至少表面为半导体层的基板上形成的栅电极，其中绝缘膜通过本发明的方法形成。 
<第一实施方案> 
将参考附图详细描述本发明的第一实施方案。 
图2是说明具有通过本实施方案的方法形成的介电膜的MIS电容器的图。通过对在表面上具有天然氧化物膜的硅基板201进行真空退火，去除吸附至表面的杂质如水分和碳，在硅基板201上形成非常薄的氧化硅底膜。接下来，通过溅射法沉积HfN膜。作为靶，使用Hf金属靶，作为溅射气体，使用氩和氮。 
可以适当确定基板温度在27℃至600℃范围内，靶功率在50W至1,000W范围内，溅射气体压力在0.02Pa至0.1Pa范围内，Ar气体流速在1sccm至200sccm范围内，氧气体流速在1sccm至100sccm范围内，和氮气体流速在1sccm至50sccm范围内。 
此时，当基板温度为30℃，Hf靶功率为100W，溅射气体压力为0.03Pa，Ar气体流速为50sccm，和氮气体流速为1.0至2.0sccm时，形成膜。为了沉积HfN膜，设定氮进料速率，使得图5中说明的摩尔比N/(Hf+N)在0.04至0.11范围内。 
使用上述形成步骤形成HfN膜至厚度在0.3nm至0.7nm范围内。 
接下来，在同一溅射装置中连续形成Hf膜至厚度在0.3nm至0.7nm范围内，作为比较，还形成Hf膜至厚度为0.1nm。此时，当基板温度为30℃，Hf靶功率为100W，溅射气体压力为0.03Pa，和Ar气体流速为50sccm时，形成膜。 
接下来，在氧气氛中进行HfN/Hf层压膜的退火处理。可以适当确定基板温度在300℃至1,000℃范围内，压力在0.001Pa至10Pa范围内，和氧气体流速在1sccm至200sccm范围内。通过退火处理，形成介电膜206。 
接下来，通过溅射法形成TiN上电极205。作为靶，使用Ti金属靶，作为溅射气体，使用氩和氮。 
可以适当确定基板温度在27℃至600℃范围内，靶功率在 50W至1,000W范围内，溅射气体压力在0.02Pa至0.1Pa范围内，Ar气体流速在1sccm至200sccm范围内，和氮气体流速在1sccm至50sccm范围内。 
此时，当基板温度为30℃，Ti靶功率为750W，溅射气体压力为0.03Pa，Ar气体流速为12sccm，和氮气体流速为10sccm时，形成膜。通过使用该步骤，沉积TiN膜至厚度20nm。 
接下来，使用石版印刷术技术(lithography)和RIE技术加工电极金属膜TiN至期望尺寸，并形成MIS电容器结构。此处，电极可以由Au制成。 
评价上述制造的介电膜206的C-V和I-V特性。结果示于图14中。即使当使用TiN电极时，通过使用HfN/Hf层压膜也可以获得EOT＝1.5nm以下和漏电流Jg＝1.0×10-1A/cm2以下的特性。当HfN膜的摩尔比N/(Hf+N)在0.04至0.11以下的范围内时，EOT降低最多。此外，当层压HfN膜至厚度为0.3nm至0.7nm和层压Hf膜至厚度为0.3nm至1.0nm时，EOT降低得比HfN膜更多，并能形成耐热性更优良的介电膜。 
图15说明在利用本发明实施方案的介电膜制造半导体器件的方法中使用的半导体制造设备500。半导体制造设备500包括：干法蚀刻装置501，进行第一步骤S101的第一真空热处理装置502，进行第二步骤S102和第三步骤S103的第一磁控溅射装置503，进行第四步骤S104的第二真空热处理装置504，形成TiN电极的第二磁控溅射装置505，能在不将基板暴露于大气的情况下将基板转移至附图标记501至505的各装置的真空转移装置506，和从大气转移基板至真空的基板引入装置507。干法蚀刻装置501是用于去除天然氧化物膜的装置。通过使用半导体制造设备500，可以连续进行处理而不将基板暴露于大气，因此，能 抑制杂质如水分、碳和氧被界面吸附。因此，可以将基板转移至后续步骤，而不改变在各装置中形成的膜的特性。 
半导体制造设备500包括含有处理单元如CPU的控制器(未示意性示出)，并根据预定程序，通过输出指令信号于各处理装置501至507，对要处理的基板执行预定处理(在本实施方案中在图1中说明的第一至第四步骤和上电极的膜形成处理)。各处理装置501至507包括控制器(未示意性示出)如PLC(可编程序逻辑控制器)，和根据从控制器输出的指令信号的控制装置如质量流量控制器和排气泵。 
<第二实施方案(应用于栅绝缘膜的实施方案)> 
将参考附图详细描述本发明的第二实施方案。 
图16中的步骤(a)至(c)说明使用本发明第二实施方案的介电膜制造半导体器件的方法的步骤。 
首先，如图16中的步骤(a)所示，使用STI(浅沟道隔离)技术，在硅基板601的表面上形成元件分离区602。接着，通过图1中所述第一步骤S101中三种方法中的任一种，在分离的硅基板601表面上形成氧化硅膜603。随后，通过在上述实施方案中描述的方法形成HfN/Hf层压膜。随后，进行热处理，获得介电膜604。 
接下来，在介电膜604上形成具有厚度150nm的多晶硅(Poly-Si)膜605，使用石版印刷术技术和RIE技术，将氧化硅膜603、介电膜604和多晶硅膜605的层压体加工为栅电极，如图16中步骤(b)所述。随后，以自动校准方式(self-alignment manner)，使用栅电极作为掩模注入离子并形成延伸区606。 
此处，使用多晶硅膜的栅电极，然而，可以使用其中金属电极如TiN介于多晶硅膜和介电膜之间的MIPS作为栅电极，此外，整个栅电极可以由金属材料制成。 
此外，如图16中步骤(c)所说明的，依次沉积氮化硅膜和氧化硅膜，然后通过进行回蚀(etch-back)形成栅极侧壁607。在此状态下，再次注入离子，并通过活化退火形成源极/漏极区608。 
根据所制造半导体器件电特性的评价结果，已确认：与不含N的HfO2相比，在含有Hf、Si、O和N的介电膜(即，介电膜604)中，介电常数增加，且EOT和漏电流能够得以降低。 
如上所述，根据本实施方案，在制造具有于MO SFET的部分栅绝缘膜中含有Hf、Si、O和N的介电膜的半导体器件的方法中，通过进行本发明实施方案中的介电膜的制造方法，可以降低EOT和栅漏电流，并获得耐热性更优良的半导体器件。 

Claims (21)

1.一种制造介电膜的方法，其包括：
第一步骤，制备要处理的基板，在所述基板上形成氧化硅膜；
第二步骤，在所述氧化硅膜上沉积含有Hf和N的金属氮化物膜；
第三步骤，在所述金属氮化物膜上沉积含有Hf的金属膜；和
第四步骤，对所述氧化硅膜、所述金属氮化物膜和所述金属膜的层压膜进行热处理，从而形成含有Hf、Si、O和N的金属氮氧化物。
2.根据权利要求1所述的制造介电膜的方法，其中在第二步骤中，形成所述金属氮化物膜以致所述金属氮化物的膜厚度在0.3nm至0.7nm范围内。
3.根据权利要求1所述的制造介电膜的方法，其中在第二步骤中，形成所述金属氮化物膜以致所述金属氮化物膜的摩尔比N/(Hf+N)在0.04至0.11范围内。
4.根据权利要求1所述的制造介电膜的方法，其中在第三步骤中，形成所述金属膜以致所述金属膜的膜厚度在0.3nm至1.0nm范围内。
5.根据权利要求1所述的制造介电膜的方法，其中在第四步骤中，对所述沉积的金属氮化物膜进行700℃以上的热处理，从而引起所述金属氮化物膜与所述氧化硅膜进行硅酸盐反应。
6.根据权利要求5所述的制造介电膜的方法，其中在第四步骤中，将热处理期间的氧分压设定为1×10Pa以下。
7.根据权利要求1所述的制造介电膜的方法，其中第一步骤为通过加热来氧化硅基板的要处理的基板表面的步骤，从而在要处理的基板上形成氧化硅膜。
8.根据权利要求7所述的制造介电膜的方法，其中在第一步骤中，对通过湿法处理或干法蚀刻处理去除硅天然氧化物膜的要处理的基板进行热处理，从而在要处理的基板上形成氧化硅膜。
9.根据权利要求8所述的制造介电膜的方法，其中在第一步骤中，在氧分压为1×10Pa以下的气氛中，在700℃以上对已去除硅天然氧化物膜的要处理的基板进行热处理，从而在要处理的基板上形成氧化硅膜。
10.根据权利要求7所述的制造介电膜的方法，其中在第一步骤中，对具有硅天然氧化物膜的要处理的基板进行热处理，从而在要处理的基板上形成氧化硅膜。
11.根据权利要求10所述的制造介电膜的方法，其中在第一步骤中，在500℃以上对表面具有硅天然氧化物膜的要处理的基板进行热处理，从而在要处理的基板上形成氧化硅膜。
12.根据权利要求11所述的制造介电膜的方法，其中在第一步骤中，将热处理气氛中的真空容器中的压力设定为1×10-2Pa以下。
13.根据权利要求1所述的制造介电膜的方法，其中第二步骤是：在真空容器中，在含有氮的反应性气体和惰性气体的混合气氛中，磁控溅射由包含于金属氮化物膜中的金属氮化物制成的金属靶的步骤，其中设定反应性气体进料速率以致金属氮化物的摩尔比N/(Hf+N)在0.04至0.11范围内。
14.根据权利要求1所述的制造介电膜的方法，其中第二步骤是：在真空容器中，在含有氮的反应性气体和惰性气体的混合气氛中，磁控溅射由包含于金属氮化物膜中的金属氮化物制成的金属靶的步骤，其中设定反应性气体进料速率以致金属氮化物的摩尔比N/(Hf+N)在0.04至0.11范围内，并形成金属氮化物膜以致金属氮化物膜厚度在0.3nm至0.7nm范围内，
和第三步骤是：在真空容器中，在惰性气体气氛中，磁控溅射由包含于金属膜中的金属制成的金属靶的步骤，其中形成金属膜以致金属膜厚度在0.3nm至1.0nm范围内。
15.根据权利要求13所述的制造介电膜的方法，其中在第二步骤和在第三步骤中的真空容器中的压力为1×10-1Pa以下。
16.根据权利要求14所述的制造介电膜的方法，其中在同一真空容器中进行第二步骤和第三步骤。
17.一种制造具有介电膜作为绝缘膜的半导体器件的方法，其中通过根据权利要求1所述的方法形成介电膜。
18.一种制造半导体器件的方法，该半导体器件具有：
基板，至少其表面为半导体层；
在基板上形成的栅电极；和
在基板和栅电极之间依次层压的层压栅绝缘膜，
其中通过根据权利要求1所述的方法形成至少一层包括于层压栅绝缘膜中的绝缘膜。
19.根据权利要求18所述的制造半导体器件的方法，其中
在绝缘膜上形成的栅电极是TiN，
形成栅电极的步骤是在氩和氮混合气体制成的反应性气体与惰性气体的混合气氛中磁控溅射钛金属靶的步骤，和其中
将基板经由真空转移容器从形成绝缘膜的真空容器转移至另一真空容器，并在另一真空容器中形成栅电极。
20.一种制造半导体器件的方法，该半导体器件具有：
源极区；
漏极区；和
通过绝缘膜在至少表面是半导体层的基板上形成的栅电极，
其中通过根据权利要求1所述的方法形成绝缘膜。
21.一种半导体器件的制造设备，其进行根据权利要求1所述的制造介电膜的方法，其中进行形成栅电极的第一步骤、第二步骤、第三步骤、第四步骤和第五步骤的装置经由真空转移容器连接和构造，从而转移基板而不将基板暴露于空气。
CN2010102407495A 2009-07-28 2010-07-27 介电膜、使用该介电膜的半导体器件的制造方法和半导体制造设备 Active CN101986421B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009175092A JP5247619B2 (ja) 2009-07-28 2009-07-28 誘電体膜、誘電体膜を用いた半導体装置の製造方法及び半導体製造装置
JP2009-175092 2009-07-28

Publications (2)

Publication Number Publication Date
CN101986421A true CN101986421A (zh) 2011-03-16
CN101986421B CN101986421B (zh) 2013-08-28

Family

ID=43527438

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010102407495A Active CN101986421B (zh) 2009-07-28 2010-07-27 介电膜、使用该介电膜的半导体器件的制造方法和半导体制造设备

Country Status (4)

Country Link
US (1) US8288234B2 (zh)
JP (1) JP5247619B2 (zh)
KR (1) KR101142405B1 (zh)
CN (1) CN101986421B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011151366A (ja) 2009-12-26 2011-08-04 Canon Anelva Corp 誘電体膜の製造方法
JP5937297B2 (ja) * 2010-03-01 2016-06-22 キヤノンアネルバ株式会社 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法
KR101409433B1 (ko) 2010-12-28 2014-06-24 캐논 아네르바 가부시키가이샤 반도체 디바이스 제조방법 및 장치
US20130012012A1 (en) * 2011-07-10 2013-01-10 Chien-Liang Lin Semiconductor process
SG11201504875UA (en) 2012-12-20 2015-07-30 Canon Anelva Corp Method for manufacturing magnetoresistance effect element
US9330901B2 (en) 2013-03-01 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Nitrogen-containing oxide film and method of forming the same
KR101685128B1 (ko) * 2013-10-31 2016-12-09 주식회사 엘지화학 리튬 이차전지 내부에 발생된 가스 제거방법
US10658296B2 (en) * 2016-09-30 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric film for semiconductor fabrication
CN111133127A (zh) * 2017-09-26 2020-05-08 应用材料公司 为了较佳生物传感器性能的用于原生氧化物移除和介电氧化物再生长的方法、材料和工艺
CN113243042B (zh) * 2019-03-05 2024-04-09 株式会社国际电气 半导体器件的制造方法、衬底处理方法、衬底处理装置及记录介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1505171A (zh) * 2002-12-05 2004-06-16 ��ʽ���綫֥ 半导体器件和制造半导体器件的方法
US20060194396A1 (en) * 2005-02-25 2006-08-31 Canon Anelva Corporation Method for depositing a metal gate on a high-k dielectric film and improving high-k dielectric film and metal gate interface, and a substrate treating system
CN1835238A (zh) * 2005-03-17 2006-09-20 株式会社瑞萨科技 具有栅极绝缘膜的半导体装置及其制造方法
TW200913062A (en) * 2007-06-15 2009-03-16 Hitachi Int Electric Inc Semiconductor device manufacturing method and substrate processing apparatus

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2926367B2 (ja) 1991-01-14 1999-07-28 三菱レイヨン株式会社 グラフト共重合体
US6020243A (en) * 1997-07-24 2000-02-01 Texas Instruments Incorporated Zirconium and/or hafnium silicon-oxynitride gate dielectric
JP3746478B2 (ja) * 2001-12-18 2006-02-15 松下電器産業株式会社 半導体装置の製造方法
CN100565916C (zh) 2002-07-16 2009-12-02 日本电气株式会社 半导体器件及其制造方法
US6607973B1 (en) * 2002-09-16 2003-08-19 Advanced Micro Devices, Inc. Preparation of high-k nitride silicate layers by cyclic molecular layer deposition
WO2004044898A2 (en) * 2002-11-08 2004-05-27 Aviza Technology, Inc. Nitridation of high-k dielectrics
JP4647311B2 (ja) * 2002-12-09 2011-03-09 アイメック 誘電体スタックの形成方法
JPWO2005038929A1 (ja) * 2003-10-15 2007-02-08 日本電気株式会社 半導体装置の製造方法
JP2005191482A (ja) * 2003-12-26 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP4719422B2 (ja) * 2004-02-27 2011-07-06 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2005317647A (ja) * 2004-04-27 2005-11-10 Toshiba Corp 半導体装置及びその製造方法
JP2005340721A (ja) * 2004-05-31 2005-12-08 Anelva Corp 高誘電率誘電体膜を堆積する方法
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
US7857946B2 (en) * 2007-04-26 2010-12-28 Canon Anelva Corporation Sputtering film forming method, electronic device manufacturing method, and sputtering system
WO2008149446A1 (ja) * 2007-06-07 2008-12-11 Canon Anelva Corporation 半導体製造装置および方法
WO2009031232A1 (ja) * 2007-09-07 2009-03-12 Canon Anelva Corporation スパッタリング方法および装置
US8012822B2 (en) * 2007-12-27 2011-09-06 Canon Kabushiki Kaisha Process for forming dielectric films
JP5221121B2 (ja) * 2007-12-27 2013-06-26 キヤノン株式会社 絶縁膜の形成方法
US8148275B2 (en) * 2007-12-27 2012-04-03 Canon Kabushiki Kaisha Method for forming dielectric films
EP2200073A4 (en) * 2008-05-30 2012-12-05 Canon Anelva Corp SILICURE FORMING METHOD AND SILICURE FORMING APPARATUS
JP4465413B1 (ja) * 2008-10-31 2010-05-19 キヤノンアネルバ株式会社 誘電体膜、誘電体膜の製造方法、半導体装置、および、記録媒体
KR101126650B1 (ko) * 2008-10-31 2012-03-26 캐논 아네르바 가부시키가이샤 유전체막의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1505171A (zh) * 2002-12-05 2004-06-16 ��ʽ���綫֥ 半导体器件和制造半导体器件的方法
US20060194396A1 (en) * 2005-02-25 2006-08-31 Canon Anelva Corporation Method for depositing a metal gate on a high-k dielectric film and improving high-k dielectric film and metal gate interface, and a substrate treating system
CN1835238A (zh) * 2005-03-17 2006-09-20 株式会社瑞萨科技 具有栅极绝缘膜的半导体装置及其制造方法
TW200913062A (en) * 2007-06-15 2009-03-16 Hitachi Int Electric Inc Semiconductor device manufacturing method and substrate processing apparatus

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
《IEEE ELECTRON DEVICE LETTERS》 20050430 W.P.Bai 等 Three-Layer Laminated Metal Gate Electrodes With Tunable Work Function for CMOS Applications 第26卷, 第4期 *

Also Published As

Publication number Publication date
JP5247619B2 (ja) 2013-07-24
JP2011029478A (ja) 2011-02-10
US8288234B2 (en) 2012-10-16
KR101142405B1 (ko) 2012-05-07
CN101986421B (zh) 2013-08-28
US20110027979A1 (en) 2011-02-03
KR20110011584A (ko) 2011-02-08

Similar Documents

Publication Publication Date Title
CN101986421A (zh) 介电膜、使用该介电膜的半导体器件的制造方法和半导体制造设备
JP4492783B2 (ja) 半導体装置及びその製造方法
JP4047075B2 (ja) 半導体装置
JP4429300B2 (ja) 電子デバイス材料の製造方法
JP4334225B2 (ja) 電子デバイス材料の製造方法
US6787451B2 (en) Semiconductor device and manufacturing method thereof
KR101375800B1 (ko) 게이트 산화물 누설 전류가 감소된 대체 금속 게이트 트랜지스터
US7473994B2 (en) Method of producing insulator thin film, insulator thin film, method of manufacturing semiconductor device, and semiconductor device
US20090057787A1 (en) Semiconductor device
TWI420601B (zh) 製造一氮化閘極介電層之方法
US20150132938A1 (en) Methods and Systems for Forming Reliable Gate Stack on Semiconductors
WO2004008544A1 (ja) 半導体装置、その製造方法およびその製造装置
WO2004004014A1 (ja) 半導体装置およびその製造方法
CN101471254A (zh) 形成介电膜的方法
WO2010073434A1 (ja) 半導体装置及びその製造方法
JP2004288891A (ja) 半導体装置およびその製造方法
JP4742867B2 (ja) Ｍｉｓ型電界効果トランジスタを備える半導体装置
KR101384265B1 (ko) 반도체 소자 및 이의 제조 방법
JP2009038229A (ja) 半導体装置
WO2004073072A1 (ja) Mis型半導体装置およびmis型半導体装置の製造方法
CN103617949A (zh) 利用三氟化氮抑制高介电常数栅介质层和硅衬底之间界面层生长的方法
Alshareef et al. Effect of thin metal layers on the work function of polysilicon-metal electrode stacks

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant