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CN101939824B - 电荷保持电路、测量时间信息的方法和形成eeprom单元的方法 - Google Patents

电荷保持电路、测量时间信息的方法和形成eeprom单元的方法 Download PDF

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CN101939824B CN2008801245494A CN200880124549A CN101939824B CN 101939824 B CN101939824 B CN 101939824B CN 2008801245494 A CN2008801245494 A CN 2008801245494A CN 200880124549 A CN200880124549 A CN 200880124549A CN 101939824 B CN101939824 B CN 101939824B
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Abstract

本发明涉及一种EEPROM存储器单元，包括双栅MOS晶体管，其中两个栅极(87、98)由绝缘层分隔开，其特征在于，绝缘层包括第一部分(89)和绝缘性比该第一部分弱的第二部分(96)，该第二部分至少局部地位于该晶体管的沟道区之上。

Description

电荷保持电路、测量时间信息的方法和形成EEPROM单元的方法
技术领域
本发明一般涉及电子电路，更具体地说，涉及使得能够为时间测量而可控地保持电荷的电路的构成。 
背景技术
在许多应用中，期望具有代表两个事件之间所经过的时间的信息，无论是精确测量还是近似测量。一个应用示例涉及访问权限的时间管理，特别是对媒体的访问权限的时间管理。 
这种代表所经过的时间的信息的获得通常需要通过电子电路进行时间测量，该电子电路例如由电池供电以避免在该电路未使用时放任该信息变化。 
期望即使在电子测量电路未被供电时也能进行时间测量。 
国际专利申请WO-A-03/083769描述了一种通过时间测量以保安全的交易电子实体，其中，通过测量电容元件(其隔离体存在泄漏)的电荷来确定两次连续交易之间所经过的时间。当电路被供电时该电容元件被充电，在电源中断之后，当电路再次被供电时，测量该电容元件的剩余电荷。认为该剩余电荷代表两次电路供电时间之间所经过的时间。 
电子实体基于MOS晶体管，该MOS晶体管的栅极连接到电容元件的第一电极，该电容元件的另一电极与该晶体管的源极接地。该晶体管的漏极通过电流-电压变换电阻器连接到电源电压。在该电阻器两端测得的电压是该晶体管中漏电流的函数，因而是该晶体管的栅极-源极电压的函数，因而是电容元件两端的电压的函数。通过在电容元件中与晶体管栅极共接的电极上施加电源来对电容元件充电，从而将时间间隔初始化。 
该文献提供的方案有多个缺点。 
首先，可测量的时间范围受电容元件的可插入的电介质限制。 
其次，电容元件的电荷在其电介质上产生电应力，从而测量随着时间漂移。 
另外，所提供的结构需要特殊元件构成。在某些应用中，期望将时间测量元件与存储器相关联，以控制对包含在该存储器中的数据或程序的访问。上面提及的文献中的方案几乎不能与存储器制造步骤兼容。 
此外，电容元件中剩余电荷的判读需要校准步骤来产生电荷-时间变换表。 
发明内容
一实施例的目的在于克服已知方案的所有或部分缺点，以提供代表两个事件之间所经过的时间的信息，而不必对包含实现此目的的装置的电路持续供电。 
一实施例的目的在于用于时间测量的电荷保持电路。 
一实施例的目的在于形成这样的与在形成存储器单元中使用的工艺兼容的电路。 
一实施例的目的在于用于形成具有可控电荷损耗的EEPROM存储器单元的方法。 
为了实现这些目的中的全部或部分以及其它目的，本发明提供了一种EEPROM存储器单元，该单元包括双栅MOS晶体管，该双栅MOS晶体管的两个栅由绝缘层分隔开，所述绝缘层由第一部分和绝缘性比该第一部分弱的第二部分形成，该第二部分至少局部地位于该晶体管的沟道区之上。 
根据一实施例，绝缘层的第一部分由第一氧化硅层、氮化硅层以及第二氧化硅层的层叠形成，绝缘层的第二部分由第三氧化硅层形成。 
一实施例提供了一种用于时间测量的电荷保持电路，插接在EEPROM类型的存储器单元的网络中，每个所述EEPROM类型的存储器单元包括与双栅晶体管串联的选择晶体管，在同一行存储器单元上，所述电荷保持电路包括：由至少一个如前面限定的单元形成的第一子集；以及至少一个第二单元的第二子集，该第二单元使其双栅晶体管的隧道窗口受到抑制，所述两个子集的单元的双栅晶体管的浮置栅极被连接到浮置节点。 
根据一实施例，电荷保持电路还包括至少一个第三单元的第三子集，所述 第三单元的双栅晶体管的浮置栅极被连接到浮置节点，所述第三子集用于在编程或重置阶段将电荷注入到所述浮置节点中或从所述浮置节点抽取电荷。 
根据一实施例，通过基于第二子集中的双栅晶体管中的电流估计浮置节点中的剩余电荷来实现对时间信息的测量。 
一实施例提供了一种用于形成包括双栅多晶硅晶体管的EEPROM存储器单元的方法，在形成第一栅极的步骤之后并且在形成第二栅极的步骤之前，包括下列步骤：在所述第一栅极上形成第一绝缘材料层；在所述第一绝缘材料层中形成开口；在所述开口中并且在所述第一栅极上形成第二绝缘材料层，该第二层的绝缘性比第一绝缘层弱。 
根据一实施例，第一绝缘材料层由第一氧化硅层、氮化硅层以及第二氧化硅层的层叠形成，第二绝缘材料层由第三氧化硅层形成。 
附图说明
在下面结合附图对具体实施例进行的非限制性描述中，详细地讨论本发明的上述和其它目的、特征和优点，其中： 
图1是EEPROM单元的电路图； 
图2A和图2B沿着两个纵截面示出了图1中的EEPROM单元的结构； 
图3以框图形式非常示意性地示出根据一实施例的配备有电荷保持电路的电子实体； 
图4是电荷保持电路的一实施例的功能图； 
图5是电荷保持电路的另一实施例的功能图； 
图6是电荷保持电路的实施例的电路图； 
图7A、7B和7C分别是图6的电路中的第一元件的俯视图、截面图和等效电路图； 
图8A、8B和8C分别是图6的电路中的第二元件的俯视图、截面图和等效电路图； 
图9A、9B和9C分别是图6的电路中的第三元件的俯视图、截面图和等效 电路图； 
图10A至图10J以及图11A至图11J分别以沿着第一方向和第二方向的截面图示出用于制造图9A至图9C所示结构的方法的各步骤的结果； 
图12示出用于从电荷保持电路读数的电路的一实施例； 
图13局部示出用于从电荷保持电路读数的电路的另一实施例； 
图14示出在用于从电荷保持电路读数的电路中可使用的非线性数-模转换器的示例； 
图15A和图15B是示出电荷保持电路的读取电路的操作模式的时序图； 
图16A和图16B是示出用于从电荷保持电路读数的电路的操作模式的变型的时序图； 
图17A和图17B是示出用于使读取电路特征化的电路的一实施例的时序图； 
图18A和图18B是示出用于使读取电路特征化的电路的另一实施例的时序图；以及 
图19局部地并示意性地示出与图17A、17B、18A和18B中的特征化方法兼容的读取电路的变型。 
在不同的附图(未按比例绘制)中，以相同的参考标号表示相同的元件。为了清晰起见，只示出和描述那些对理解本发明有用的元件和步骤。特别地，没有详述所获得的时间信息的用途，本发明与这样的时间信息的任何通常的利用兼容。类似地，没有详述使得对时间倒计时进行编程或初始化的这样的方法和元件，本发明这里还与对触发时间倒计时的任何需求兼容。 
具体实施方式
图1是构成EEPROM的存储器单元1的电路图。存储器单元1由读取晶体管T1和存储器点(memory point)T2构成。晶体管T1是包括漏极D1、源极S1和绝缘栅极G1的MOS晶体管。存储器点T2是双栅极类型。其包括漏极D2、源极S2和两个绝缘栅极，即浮置栅极3和控制栅极5。于是考虑到存储器点T2的浮置栅极绝缘体包括足够薄的至少一部分，以使得在下面的沟道与浮置栅极 之间的载流子能够通过隧道效应而穿过。浮置栅极绝缘体3称为“隧道绝缘体”或“隧道氧化物”。晶体管T1的源极S1连接到存储器点T2的漏极D2。 
图2A和图2B沿着两个纵截面示出图1所示类型的存储器单元1的结构。 
单元1形成于侧方由场绝缘区12(STI，图2B)定界的半导体衬底10(通常为单晶硅)的有源区中。 
在半导体衬底10上形成晶体管T1和存储器点T2的栅极结构。晶体管T1的栅极由第一绝缘部分13、第一导电部分14、第二绝缘部分15以及第二导电部分16的层叠而形成。可能期望晶体管T1的操作类似于传统的单栅MOS晶体管的操作。为了这个目的，可在绝缘部15中设置开口，使得第一导电部分14和第二导电部分16短路。存储器点T2的栅极由13’-14-15-16的层叠而形成，其中各部分14、15和16类似于晶体管T1的第一导电部分14、第二绝缘部分15和第二导电部分16。导电层14形成存储器点T2的浮置栅极，导电层16形成该存储器点的控制栅极。绝缘部分13’包括较厚部分17’(形成浮置栅极14的绝缘体的非隧道部分)和较薄部分17(形成隧道氧化物部分)。比部分17’厚的氧化物部分17在有源区的整个宽度上延伸，以到达场绝缘区12上面的区域。隔离体20形成于晶体管T1的两侧和存储器点T2的两侧。 
导电层14和16例如由厚度分别为大约100nm和大约200nm的多晶硅制成，绝缘部分17和17’由氧化物例如氧化硅(SiO2)制成。绝缘层14通常由总厚度为大约180nm的氧化物-氮化物-氧化物层叠(“ONO”层叠)形成。举例而言，在ONO层叠中，氧化物可以为氧化硅，氮化物可以为氮化硅。 
在晶体管T1的两侧和存储器点T2的两侧，在硅衬底10中形成晶体管T1的漏注入区22和源注入区22以及存储器点T2的漏注入区22和源注入区22(晶体管T1的源区与存储器点T2的漏区接合)。在衬底10的表面，在存储器点T2的两侧形成另外两个注入区24，其局部地在绝缘部分13’的下面。 
图3以框图形式非常示意性地示出包括电荷保持电路41的电子装置40。 
装置40是能够利用代表两个事件之间所经过的时间的信息的任何电子装置。其配备有用于时间测量的可控电荷保持电路41(Δt)。电路41可被提供有 施加于两个端子43和44之间的电源电压Valim，端子43连接到基准电压(例如为地)。电压Valim用来初始化电荷保持阶段。电路41的两个端子45和46用于连接到测量电路42(MES)，该测量电路42能够将关于电路41的元件的剩余电荷的信息转换成关于在保持阶段的初始化时间与测量时间之间所经过的时间的信息。端子46可用作测量基准并接地。电路41优选为集成于半导体衬底例如硅。 
图4示出了电荷保持电路41的一实施例。 
电路41包括第一电容元件C1，其第一电极46连接到浮置节点F，其隔离体47被设计成具有随时间的不可忽略的泄漏。浮置节点F用于表示不直接连接到半导体衬底的任何扩散区并且更具体而言通过隔离体与所有施加电压的端子分隔开的节点。电容元件C1的第二电极48连接到端子49，该端子49连接到基准电压或者被浮置。 
优选地，第二电容元件C2的第一电极50连接到节点F，第二电极51连接到电路的端子52，该端子52用于在电荷保持阶段初始化时被连接到电源(例如，电压Valim)。 
电容元件C1具有存储电荷然后由于通过其分隔体的泄漏而导致较慢放电的功能。电容元件C2具有使得能够通过Fowler-Nordheim效应或通过热电子注入现象将电荷注入到电容元件C1中的功能。元件C2使得能够避免在对元件C1充电时在元件C1上形成应力。 
节点F连接到具有绝缘栅端子的晶体管(例如，MOS晶体管53)的栅极G，该晶体管的导电端子(漏极D和源极S)分别连接到输出端子55和56，以测量元件C1中含有的剩余电荷。例如，端子56接地，端子55连接到电流源，该电流源使得能够对晶体管53中的漏电流I53进行电流-电压变换。 
图5示出可控电荷保持电路41’的另一实施例。与图4中的实施例相比，用双栅晶体管54代替晶体管53，该双栅晶体管54的浮置栅极FG连接到节点F。晶体管54的控制栅极连接到用于控制从电路读取剩余电荷的端子57。如图4所示电路中那样，端子56可以接地，端子55可以连接到电流源，该电流源使得 能够对晶体管54中的漏电流I54进行电流-电压变换。 
通过将端子49和56保持在相同的电压(例如为地)并通过在端子55上施加直流电压可以执行对漏电流I54(代表电容元件C1两端的电压)的估计。也可在端子49和56上施加不同的基准电压，如下文中所述。 
在电压Valim停止施加在端子52上时的时刻与节点F处的电荷消失时的时刻之间的时间间隔不仅取决于元件C1的电介质的泄漏电容，而且取决于其存储容量，该存储容量决定当Valim停止施加在端子52上时节点F处存在的电荷。因而可限定剩余电荷(相对于初始电荷)与电路重置状态之后所经过的时间之间的相互关系。 
假设端子49和56处于基准电压，端子55被偏置在确定的电平，使得电流变化I54仅由节点F处的电压的变化引起，而该变化仅取决于自停止向端子52上供给电源时所经过的时间。 
此后，采取通过Fowler-Nordheim效应抽取电子(在端子52上施加相对于端子49的正重置电压)，但是将描述的操作容易调换成例如通过所谓的热载流子现象在节点F处注入电子。 
可考虑任何用于读取节点F的电压的电路。例如，可通过转换表或者在数字化之后基于根据电路的特征化建立的转换规则来将晶体管54中的电流的测量值或者代表该电流的电压的测量值转换成时间。下面结合图12至图19来描述用于解释时间放电的读取电路及其操作的优选示例。 
虽然参照了单个电源电压Valim，但是只要在剩余电荷和测量值之间具有可利用的基准值，在编程和读取中可使用不同电压。 
图6示出从EEPROM架构中得出的为集成结构的诸如图5所示电路的电路的实施例。 
每个元件或单元C2、C1或54源自与选择晶体管T4、T5或T6串联连接的浮栅晶体管，选择晶体管T4、T5或T6用于例如从EEPROM单元的阵列网络中选择电荷保持电路。 
形成元件C2、C1和54的不同晶体管的浮置栅极相互连接(导线60)，以 形成浮置节点F。它们的控制栅极被一起连接到施加读取控制信号CG的导线61。它们各自的源极被相互连接到端子49(地)，它们各自的漏极被连接到选择晶体管T4、T5和T6的相应的源极。 
晶体管T4至T6的栅极被一起连接到施加电路选择信号SEL的导线62。它们各自的漏极D4、D5和D6被连接到各可控位线BL4、BL5和BL6。图6中位线的次序任意地示出为BL4、BL5和BL6，而不同元件C2、C1和54在横排方向(按照附图的方位)上的次序是无关紧要的。 
图7A、8A和9A分别是元件C2、元件54和元件C1的俯视图。图7B、8B和9B分别是沿着图7A、8A和9A中的线B-B’的截面图。图7C、8C和9C分别是元件C2、元件54和元件C1的等效电路图。 
在所述示例中，采取在P型硅衬底中具有N沟道晶体管的实施方式。当然，相反的情形是可能的。 
在该实施例中，采取通过绝缘区将N型源区和漏区沿着直线彼此分隔开。浮置栅极形成在通过绝缘层与有源区分隔开的第一导电层中，控制栅极形成在通过第二绝缘层与第一导电层分隔开的第二导电层中。 
与通常的EPROM单元网络的区别在于浮置栅极通过成组的三个晶体管而相互连接以形成浮置节点F。另一区别在于构成不同电路元件的浮栅晶体管在漏源连接上彼此不同。 
图7A至图7C示出编程电容元件C2的构成。其为在隧道窗口66(图7B)下面具有N掺杂区的延伸部65(其使得能够在电荷注入区中获得稳定的状态)的标准EEPROM单元。就标准EEPROM单元而言，元件C2的漏区连接到选择晶体管T4的源极S4。元件C2的源区SC2连接到端子49(图6)。 
图8A、8B和8C示出读取晶体管54的构成，其中隧道窗口以及优选地还有EEPROM单元的通常注入区(图7B，65)已被抑制。因而，元件54的由其源S54和其漏S6限定的有源区类似于普通MOS晶体管的有源区。 
图9A、9B和9C示出电容元件C1的构成，该电容元件C1既形成电荷保持元件又形成电荷保持电路的泄漏元件。其为在隧道窗口71(图9B)下面具有N掺杂区域的延伸部82(其使得能够在电荷注入区中获得稳定的状态)的标准EEPROM单元。此外，元件C1的漏区连接到选择晶体管T5的源极S5。元件C1的源区SC1连接到端子49(图6)。与标准EEPROM单元相比，区别是改变了位于浮置栅极61和控制栅极60之间的绝缘层。该绝缘层由绝缘材料与标准EEPROM单元相同的部分89以及至少局部位于晶体管沟道区之上(这是出于与相对尺度有关的实际原因)的比部分89绝缘性能弱的部分96形成。例如，部分89可由ONO层叠形成，部分96可由简单氧化层(如氧化硅)形成。
绝缘性比通常用于EEPROM点的两个栅极之间的绝缘体弱的部分96的存在使得存储在浮置栅极61中的电荷能够泄漏。因此，部分96的大小限定浮置栅极61的放电速度。因此，一旦部分96的大小(因而浮置栅极61的放电速度)已被适当地确定，时间测量可通过用于测量浮置栅极61中剩余电荷的电路而易于实施。 
图7A至图9C中的示图被简化并且可适用于所使用的工艺。特别地，栅极已示出为与漏区和源区的界限对齐，但通常稍有重叠。 
使用EEPROM单元工艺的该实施例的优点在于：通过施加与擦除或写入EEPROM单元所用的电压电平相同的电压电平以及应用与擦除或写入EEPROM单元所用的时间窗口相同的时间窗口，电荷保持电路可被编程和重置。 
位线BL4至BL6的相应连接取决于电路操作阶段，并且尤其取决于编程(重置)或读取阶段。 
下面的表I示出对如图6至图9C中所示的电荷保持电路重置(SET)和读取(READ)的实施例。 
表I 
    SEL   CG   BL4   BL5   BL6   49
  重置   VPP1   0   VPP2   HZ   HZ   HZ
  读取   VSEL   VREAD   HZ   HZ   V55   0
在重置阶段SET，选择信号SEL置于相对于地的第一高电压VPP1，以使不同的晶体管T4至T6导通，而施加在浮栅晶体管的控制栅极上的信号CG保持在低电平0，以避免使晶体管54导通。位线BL5和BL6保持浮置(高阻抗状态HZ)，而正电压VPP2施加在线BL4上，以实现浮置节点F的充电。共接到浮栅晶体管的源极的线49优选保持浮置HZ。 
对于读取READ，通过使信号SEL变为电平VSEL来激活不同的选择晶体管，并且读取电压VREAD被施加在不同的浮栅晶体管的控制栅极上。线BL4和BL5处于高阻抗状态HZ，线BL6接收使得能够供给读取电流源的电压V55。线49在此接地。 
不同的电平VPP1、VPP2、VSEL、VREAD和V55之间的关系优选如下： 
VPP1大于VPP2； 
VSEL大于VREAD； 
VREAD的幅值与V55的幅值相同。 
上面关于EEPROM单元已描述为“电荷保持电路的元件”的内容当然可以利用其中对各个不同元件并联使用多个相同单元的子集的结构来代替。 
可以在标准EEPROM单元网络的任何位置引入电荷保持电路，这能够使得可能的恶意用户对电荷保持电路进行定位更加困难。 
作为变型，可以在EEPROM面的不同位置放置数个电路。在这种情况下，可以设置所有都具有相同放电时间的电路或者具有不同放电时间的电路。 
根据另一变型，在存储器面中分布数个电路，但每次根据由地址发生器控制的确定的或随机的次序而仅使用一个。只要设置适当的寻址和切换装置，根据一实施例形成电荷保持电路的单元的选择晶体管可与普通EEPROM单元共享相同的位线。 
图10A至图10J是沿着线B-B’(图9A)的截面图，示出了用于制造如图9A至9C所示EEPROM单元的方法的步骤。图11A至11J示出沿着线C-C’(图10A)的为截面图的图10A至10J的结果。 
以(图10A和图11A)其中形成用于隔离不同单元的井81(STI)的P型掺杂的硅衬底80开始。在硅衬底80中形成与图2中的区域24相对应的N型掺 杂区82。然后在选择晶体管和存储器点的组件之上形成氧化层83。举例而言，层83可由氧化硅形成。 
在示于图10B和图11B中的下一步骤，层83被刻蚀以从层83去除在存储器点隧道区域的部分(开口85)。举例而言，可利用适合的掩模通过湿法刻蚀来形成开口85。 
在示于图10C和图11C中的下一步骤，在图10B和图11B中的结构上形成绝缘层。这样，由该最后一层和层82形成的绝缘区86包括在开口85位置处的、厚度较低的部分。从而形成存储器点浮置栅极的绝缘层和选择晶体管的第一绝缘层。 
在示于图10D和图11D中的下一步骤，在整个结构上形成多晶硅层87。 
在示于图10E和图11E中的下一步骤，利用适合的掩模刻蚀多晶硅层87(在图11E中更好地示出)，以形成将EEPROM单元与形成在衬底80中或形成在衬底80上的其它单元分隔开的开口88。开口88形成于隔离井81(STI)的上面。 
在示于图10F和图11F中的下一步骤，在层87以及开口88的底部和壁上形成绝缘层89。举例而言，该绝缘层通常可以由ONO氧化物-氮化物-氧化物层叠来形成，例如第一氧化硅层90、氮化硅层91以及第二氧化硅层92的ONO氧化物-氮化物-氧化物层叠。 
在示于图10G和图11G中的下一步骤，局部在存储器点沟道区之上地在ONO层叠(90、91、92)中形成开口94。举例而言，这个开口可以通过两次连续的刻蚀而获得：利用干法刻蚀来刻蚀氧化层92和氮化层91，然后利用湿法刻蚀来去除氧化层90。举例而言，沿图10G的方向，开口94可具有大约0.6μm的长度，沿图11G的方向，开口94可具有大约0.3μm的宽度。然后，在开口94的位置处在多晶硅层87上形成绝缘层96。可通过多晶硅层87的氧化来获得绝缘层96。 
在示于图10H和图11H中的下一步骤，在图10G和图11G中的结构上形成多晶硅层98。 
在示于图10I和图11I中的下一步骤，限定选择晶体管的栅极和存储器点的 栅极。为此，以适合的方式刻蚀多晶硅层98、ONO层叠(90、91、92)、第一多晶硅层87以及绝缘层86的组件(开口100)。然后，在衬底80中在开口100的位置处形成N型掺杂区102，以形成选择晶体管的源极和漏极以及存储器点的源极和漏极。 
在示于图10J和图11J中的下一步骤，在选择晶体管和存储器点的上面以及侧面形成薄的绝缘层104。可通过热氧化来获得绝缘层104。然后，可例如通过通常的方法在选择晶体管的两侧和存储器点的两侧形成分隔体。 
与用于形成EEPROM单元的通常方法相比，此方法具有不需要额外步骤的优点。事实上，一般而言，在形成EEPROM单元时，在同一衬底上还形成了低压晶体管。所述低压晶体管形成于去除了多晶硅层87的位置处的衬底区域上或该区域中，所述低压晶体管的栅绝缘体和栅极分别由层96的绝缘材料和层98的多晶硅形成。从而，为了获得图9A至9C的结构，通过对通常用于去除在低压晶体管的位置处的ONO层叠的掩模在开口94位置处添加开口来对该掩模进行修改已是足够。此外，图9A至9C的结构具有与其它单元在编程、读取和写入方面完全兼容的优点。 
图12示出用于读取可控用于时间测量的电荷保持电路的状态的电路(图3，42)的第一实施例。为了简化，以包含读取晶体管(在该示例中为MOS晶体管53，见图4)和电容元件C1的框41表示电荷保持电路(图4至图9C)。 
更一般而言，电荷保持电路可由任何电路(例如，上面提及的国际专利申请WO-A-03/083769中描述的电路)形成。 
电路41的输出晶体管53位于差分组件的第一支路中，该差分组件包括串联在施加电源电压Valim的端子131与地之间的MOS晶体管的两个并联支路。每个支路包括串联的P沟道晶体管P1或P2、N沟道晶体管N1或N2以及N沟道晶体管N3或53。晶体管P1和P2的栅极都连接到晶体管P2的源极，晶体管P1和P2的漏极连接到电源端子131。晶体管N1和N2的栅极都连接到施加基准电压的端子132。在该示例中，该基准电压由运算放大器133提供，该运算放大器133在同相输入端(+)接收电压V0，并且其反相输入端(-)连接到晶 体管N2的源极以及晶体管53的漏极(电路41的端子55)。任选的组件133-N1-N2使得能够在晶体管N1和N2的源极上设置相同的电压电平。晶体管N3的栅极接收由数模转换器134提供的模拟信号VDAC，数模转换器134的操作在下文中描述。其功能是提供步进电压以分析电路41中的剩余电荷。 
晶体管P2和P1的各自源极连接到两个输入端，例如比较器135的正相输入端(+)和反相输入端(-)，比较器135的输出端OUT用于触发(触发器136)提供与代表转换器的计数器的状态COUNT的二进制字相对应的结果TIME。该计数器以时钟频率CK的速率计数，以产生步进信号，这将在下文中描述。 
图12中的电路执行两个支路中的电流的比较。当支路P1、N1和N3中的电流大于(根据初始状态或小于)支路P2、N2和53中的电流时，比较器135的输出进行切换。 
如果端子49接地，为了电流I53流过第一支路，量QF/CT必须大于晶体管53的阈值电压(Vt)，这里QF表示电路41中的剩余电荷，CT表示节点F和地之间的电容(电容元件C1)。 
经由放大器133施加在端子55上的电压V0优选源自电路137，该电路137包括跟随器形式连接的放大器138，其输出端连接到反相输入端(-)，其正相输入端(+)连接到二极管形式连接的N沟道晶体管N4的漏极。晶体管N4的源极接地，而其漏极通过恒流源139(I0)连接到施加正电源电压(例如Valim)的端子。 
电路137产生电平V0，从而晶体管53导通以实现读取。 
电流I0根据电路所期望的切换进行选择。 
N沟道晶体管由于精度的原因而进行匹配。 
优选地，大于电平V0的电平被施加在端子49上。目的是实现：即使单元41被完全放电，晶体管53也导通，从而使得能够在整个操作范围上进行读取。因此，当转换器134提供的电压VDAC超过电平V0+QF/CT时，比较器135的输出进行切换。 
图13示出一优选实施例，其中，其节点F”持续放电的基准结构41”被用于设置电路41的端子49的电压。例如，晶体管140(通栅)连接电路41的端子49和电路41”的端子49”。放大器141的正相输入端(+)连接到电路41”的端子55”，并且通过恒流源142(I0)连接到施加电源电压的端子131。放大器141的反相输入端(-)接收由诸如结合图12所描述的电路137产生的基准电压V0。电流源139和142产生相同的电流I0。因此，端子55”的电压被设为V0(通过放大器141的反馈以及通过利用确定源142的大小而处于电平V0的晶体管53”的栅极来施加)。即使节点F”处没有存储电荷，端子49”的电压也大于电平V0。实际上，当电压施加到端子49”上时(通过放大器141)，节点F”代表电容分压器的中点(只考虑晶体管53”相对于地的栅电容)。因此，为了在节点F”处获得电平V0，端子49”的电压大于电平V0。 
为了简化图13的描述，不详述与结合图12所描述的结构相同的结构部分。 
晶体管140只在电路读取电路时导通。在其它时间，端子49浮置或接地。 
当晶体管140导通时，端子49’的电压被传递到端子49上。由于端子55的电压被放大器133(其正相输入端连接到电路137的输出端)强制处于电平V0，所以节点F的电压为电平V0加上该节点上存储的电荷。如果单元41没有被充电，则节点F处于电平V0。如果该单元容有电荷QF，则节点F的电压等于V0+QF/CT。 
在该实施例中，晶体管140在电路41和41’的电容元件的所有可触及的第二电极上施加相同电压，该实施例的优点是补偿可能的制造偏差。 
在读取时段之外，可通过适合的控制开关(例如，断开电源支路的连接和/或关闭电流源)来使得图12或图13中的读取电路关闭。 
在读取侧，假设电荷QF具有初始值QINIT，在此表示为Q(r)，由转换器134提供的、范围在V0和V0+Q(r)/CT之间的步进电压VDAC使得能够测量时间。 
从电平V0+Q(r)/CT开始并逐渐降低电平，比较器135的切换点与转换器的数字基准COUNT相对应。该基准值提供关于自重置(对电荷保持电路41编程)至电平Q(r)所经过的时间的信息。将结合图15A至图18B给出示例。 
优点在于数字字的提供可易于得到利用。 
优选地，数模转换器是非线性转换器，以补偿电荷保持电路的电容放电的非线性形状。作为变型，根据读取电路切换时的计数COUNT，在下游通过校正所经过的时间的数字装置(计数器类型)执行校正。 
图14示出数模转换器134的电路图的示例。在差分放大器151上提供基准电压Vref，该差分放大器151的输出端连接到包括P沟道MOS晶体管152、1520、1521、…、152n的n+2个支路的公共栅极。第一晶体管152的源极通过电阻器R接地，并且连接到放大器151的反相输入端(-)以设置电流Vref/R。下n+1个支路1520至152n的晶体管1520至152n的尺寸从晶体管1520的统一尺寸(等于晶体管152的尺寸)开始逐个支路地增加。一个支路与下一支路之间的尺寸比优选为两倍，以再现对电压幅值进行的计数的二进制字符。晶体管152以及1520至152n的各自的漏极被连接到施加电源电压Valim的端子150。晶体管1520至152n的各自的源极通过开关K0至Kn连接到N沟道MOS晶体管155的漏极，该N沟道MOS晶体管155被连接成二极管并作为第二N沟道晶体管156上的电流镜。晶体管155和156的源极接地。晶体管156的漏极连接到运算放大器157的反相输入端(-)，该运算放大器157的正相输入端(+)接收读取电路的基准电压V0，并且其输出端提供电压VDAC。电阻器R’(例如与电阻器R具有相同值)将放大器157的输出端连接到其反相输入端。开关K0至Kn(例如MOS晶体管)由用于以n+1位计数的电路的电阻位b0、b1、…、bn控制。计数电路包括计数器153，该计数器153将n+1位并行发送到非线性转换电路154(NLC)上。放大器151和157以及计数器153和电路154例如被供给电压Valim。 
假设电阻器R和R’具有相同值，则晶体管156中的电流等于k*Vref/R，其中k表示计数电路的状态COUNT。因而，输出电压VDAC由关系式V0+k*Vref提供。 
可使用其它非线性数模转换电路，图14中的电路示出这样的转换器的一简单实施例。 
图15A和15B示出读取电路的第一操作模式，并有代表性地示出电荷QF 和电压VDAC随时间变化的形状的示例。 
假设在时刻t0时将放电电路设置成电平Q(r)并且在剩余电荷为QR时的时刻tR读取。 
转换器的非线性特性由电路154限定，以例如基于试验或特征数据来补偿电荷保持电路放电曲线。例如，电路154是将计数器153的输出的线性增长转换成非线性增长的组合逻辑。 
根据执行读取的时间(例如tR，见图15A)，晶体管53中的电流产生相对于读取的开始时刻(图15B的时序图的时间原点)具有延迟Δs的输出OUT的切换。这个时间间隔实际上对应于在产生发送到晶体管N3(图12)的栅极上的步进电压时由计数器153提供的数字。在信号OUT切换时的计数器状态使得能够推导出编程时间t0和读取时间tR之间所经过的时间间隔Δt，而不管包含电荷保持电路的装置是否被供电(只要其端子52保持浮置或被隔离)。在图15A和15B的示例中，采用从电平V0+Q(r)/CT降低的电压VDAC。利用递增电压进行测量当然是可能的，切换点ts保持不变。 
电压VDAC的步率(从而计数器153的频率CK)被选择为相对于电路41的放电速率足够快，从而读取开始时间tR和转换时间ts之间的间隔Δs相对于实际间隔Δt(tR-t0)可忽略。然而附图表示的夸大示出了相反的情况。 
因此，可以看出，元件41能够在没有电源的情况下被放电，但如此并非放松时间观念。 
优选地，按照等式k*Vref＝Q(r)/CT来选择电压Vrer。 
优选地，通过在非易失性存储器(NVM)158中存储电压值Vref或计数器的启动数字K，并且通过将该值用于每次读取，执行读取电路的调整。 
图16A和16B以两个初始电荷状态Q(r’)和Q(r”)示出电荷随时间减少以及由非线性数模转换器执行的可能的调整的示例。 
调整基准值(例如分别调整为值Q(r’)/(k*CT)和Q(r”)/(k*CT))使得时间测量独立于编程情况，即独立于初始负载Q(r’)或Q(r”)。如图16A和16B所 示，虽然转换器的启动电平由于适于初始电荷电平而不同，但是转变时间ts是相同的。 
根据放电曲线是否已知，可能必须校准每个放电电路41，使得转换器134的非线性特性遵循放电曲线。 
图17A、17B、18A和18B示出本发明的优选实施例，其中在首次使用时、在设置时或者在制造结束时执行读取电路的校准。为此，电路在时刻t10被编程，然后在距时刻t10存在已知间隔(例如24小时间隔)的时刻t11进行测量。然后确定直到转变时间ts的由数模转换器提供的逐步降低的步数。这使得能够针对有关电路限定关于已知时间间隔的步数。然后可将该步数存储在装置40的非易失性存储元件中。 
图17A和17B示出第一示例，其中对于24小时需要7步。因而两步之间的时间间隔(TIME STEP)是24/7。 
图18A和18B示出第二示例，其中通过例如电容C1的值不同的另一电路，需要13个步骤来限定相同的时间范围。因而两步之间的时间间隔是24/13。 
图19以框图形式局部示出为获得图17A、17B、18A和18B的操作而对图14所示电路进行可能的适调的示例。这个修改包括使用由计数器152提供的计数COUNT来将该计数COUNT与存储在非易失性存储器(块161，NVM)中的时间转换参数(Δt/STEP，Δt/步进)相乘(乘法器160)，以提供将电路特性考虑在内的修改后的计数值COUNT’。该值COUNT’被提供给触发器136。这相当于应用为初始电路特征化测量值的函数的加权系数。 
该实施例的优点在于其不需要对读取电路进行结构修改以适应不同的电荷保持电路。 
实施例在期望在断电电路上测量时间的任何系统中存在许多应用。应用的具体示例涉及对存储在数字载体中的数据或程序进行访问的权限管理。在这样的应用中，根据实施例的电路可以被添加到非持续供电的存储电路(存储器密钥等等)或者可以在单独的电路中，并且例如在需要保护的数据首次加载时被重置。 
应用的第二示例涉及例如事务型应用中任两个事件之间的时间间隔的测量。 
当然，本发明可具有本领域技术人员容易想到的各种替换、修改和改进。特别地，基于上文给出的功能指示并基于应用需求，根据本发明的电路的具体实施没有任何困难。例如，尤其由于不需要持续供电，所以本发明能够应用于非接触式装置(电磁收发机类型的装置)中，该非接触式装置从它们所处的电磁场(由终端产生)中获取它们的电源。 

Claims (7)

1.一种用于时间测量的电荷保持电路，插接在EEPROM类型的存储器单元的网络中，每个所述EEPROM类型的存储器单元包括与双栅晶体管串联的选择晶体管，在同一行存储器单元上，所述电荷保持电路包括：
由至少一个第一EEPROM类型的存储器单元形成的第一子集(C1)，所述第一EEPROM类型的存储器单元包括第一双栅MOS晶体管，该双栅MOS晶体管的两个栅极(87、98)由绝缘层分隔开，其中所述绝缘层由第一部分(89)和绝缘性比该第一部分弱的第二部分(96)形成；和
由至少一个第二EEPROM类型的存储器单元形成的第二子集，所述第二EEPROM类型的存储器单元包括第二双栅MOS晶体管(54)，所述第二双栅MOS晶体管(54)的隧道窗口受到抑制；
所述第一双栅MOS晶体管的浮置栅极和所述第二双栅MOS晶体管的浮置栅极被连接到浮置节点(F)。
2.如权利要求1所述的电路，其中，所述第二部分至少局部地位于所述第一双栅MOS晶体管的沟道区之上。
3.如权利要求1所述的电路，其中：所述绝缘层的所述第一部分(89)由第一氧化硅层(90)、氮化硅层(91)以及第二氧化硅层(92)的层叠形成，所述绝缘层的所述第二部分(96)由第三氧化硅层形成。
4.如权利要求1所述的电路，还包括由至少一个第三EEPROM类型的存储器单元形成的第三子集，所述第三EEPROM类型的存储器单元的双栅晶体管(C2)的浮置栅极被连接到所述浮置节点(F)，所述第三子集用于在编程或重置阶段将电荷注入到所述浮置节点中或从所述浮置节点抽取电荷。
5.一种用于测量时间信息的方法，其中，基于权利要求1中所述的第二子集的第二双栅MOS晶体管中的电流，对根据权利要求1所述电路的浮置节点的剩余电荷进行估计。
6.一种用于形成包括双栅多晶硅晶体管的EEPROM存储器单元的方法，在形成第一栅极的步骤之后并且在形成第二栅极的步骤之前，包括下列步骤：
在所述第一栅极上形成第一绝缘材料层(90、91、92)；
在所述第一绝缘材料层中形成开口(94)；
在所述开口(94)中并且在所述第一栅极上形成第二绝缘材料层(96)，该第二绝缘材料层的绝缘性比第一绝缘材料层弱。
7.如权利要求6所述的方法，其中，所述第一绝缘材料层由第一氧化硅层(90)、氮化硅层(91)以及第二氧化硅层(92)的层叠形成，所述第二绝缘材料层由第三氧化硅层形成。
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