CN101889402A

CN101889402A - 基于沿的信号损失检测

Info

Publication number: CN101889402A
Application number: CN2008801193108A
Authority: CN
Inventors: A·M·弗勒; J·鲍尔顿
Original assignee: Rambus Inc
Current assignee: Rambus Inc
Priority date: 2007-12-06
Filing date: 2008-12-02
Publication date: 2010-11-17
Also published as: EP2220773A4; EP2220773B1; WO2009076097A1; US20100309791A1; EP2220773A1; US8509094B2

Abstract

提供用于基于沿的信号损失(LOS)检测的系统和方法。在接收机中，接收机端口接收数据信号。耦合至接收机端口的时钟数据恢复(CDR)机制导出一个或多个时钟信号。LOS信号生成机制基于在接收端口没有接收到有用数据时出现的沿毛刺来生成LOS信号。

Description

基于沿的信号损失检测

背景技术

本公开总体上涉及通信领域，具体涉及集成电路设备之中以及之间的高速电子信令。

在现代电子系统中，检测传入信号的损失(信号损失，LOS)的能力经常是系统的要求。即使在不要求LOS检测的系统中，能够确定是否接收到可用的传入信号也经常是有益的。某些电子系统具有一个或多个节能模式，其可以根据LOS的检测而被激活。然而，常规LOS检测机制经常消耗大量功率，因此削减了各种节能机制的益处。此外，常规LOS检测机制仅检测信号功率，但不能确定接收到的数据信号是否处于有用的数据率。

附图说明

这里本公开通过示例而非限制的方式在附图中进行说明，并且其中相似的参考标号指代类似的元件，其中：

图1A示出了以硬件实现的基于沿的LOS检测器151的示例性架构；

图1B示出了以软件实现的基于沿的LOS检测器的示例性架构；

图1C示出了与基于沿的LOS检测模块105结合操作的接收机100；

图1D示出了包括发射机系统和接收机系统的、能够进行基于沿的LOS检测的示例性系统；

图2示出了按照双倍数据率(DDR)配置的数据信号和时钟信号组的示例性时序图；

图3示出了按照单倍数据率(SDR)配置的数据信号和时钟信号组的示例性时序图；

图4示出了出现在两个“1”数据比特之间的示例性沿毛刺(glitch)的检测；

图5示出了出现在两个“0”数据比特之间的示例性沿毛刺的检测；

图6示出了按照DDR配置的用于基于沿的LOS检测的数据和沿采样器的时序图；

图7呈现了按照DDR配置的用于生成LOS信号的两个真值表702和704；

图8A示出了基于图7中的真值表来生成LOS信号的电路的示例性框图；

图8B示出了按照DDR配置的用于生成LOS信号的示例性电路；

图9示出了按照SDR配置的用于基于沿的LOS检测的数据和沿采样器的时序图；

图10呈现了按照SDR配置的用于生成LOS信号的真值表1002；

图11A示出了基于图10中的真值表来生成LOS信号的电路的示例性框图；

图11B示出了按照SDR配置的用于生成LOS信号的示例性电路；

图12示出了基本上保持在跃迁沿交叉点的沿采样器阈值；

图13示出了关于热噪声设置的数据/沿采样器阈值；

图14呈现了用于扫动沿采样器阈值电压的示例性电压-时间图；以及

图15呈现了示出使用基于沿的LOS检测来进行数据率协商的示例性过程的流程图。

在附图中，相同的参考标号指代完全相同或基本上相似的元件或动作。参考标号中最显著的一个或多个数字表示首次引入的元件的附图标号。例如，首次在图1C中引入元件100并结合图1C对其进行讨论。

具体实施方式

给出下面的描述是为了使任何本领域技术人员都能够制作并使用这里所公开的实施方式，并且下面的描述是在特定应用的上下文和其要求中提供的。对所公开的实施方式的各种修改对于本领域技术人员应当将是易见的，并且可以将这里定义的一般性原则应用于其他实施方式和应用，而不脱离本公开的精神和范围。因此，本公开不限于所示的实施方式，而是与符合本公开的最大范围相一致。

许多信令标准以及非标准应用需要接收机检测LOS。LOS检测不仅确保了接收机的正确操作，还可以允许接收机在不接收数据时下电，这是期望的特征，因为功率效率正逐渐成为I/O工业中不断增长的驱动力。然而，常规LOS检测电路往往是消耗大量功率的模拟电路，这可能显著地抵消了间歇性接收机停机的功率效率收益。此外，常规方法仅仅验证信号摆幅，而不验证信号有效性。

本发明的实施方式提供了用于基于沿的LOS检测的机制，其通过使用逻辑门或基于软件的逻辑确定来消除直流电压测量。另外，本LOS检测机制不仅可以检测关于功率损失的LOS，还可以检测例如由不匹配的数据率导致的无用数据。

在一个实施方式中，LOS检测机制是基于对以下有效数据信号的观测，其中针对该有效数据信号的时钟和数据恢复(CDR)电路已被锁定。在将CDR电路锁定于接收到的数据模式后，沿采样器的定时布置近似地在数据跃迁沿下降，并且可以用于测量在这些跃迁沿处的逻辑值。在接收机输入处存在有效信号的正常操作期间，假设正确设置了沿采样器的电压阈值(例如，数据比特的高电压电平与低电压电平之间的中间点)，沿采样器通常不观测与具有相等逻辑值的两个相邻数据采样不同的逻辑跃迁沿值。也就是说，如果之前和随后的数据比特都是“0”，则沿采样器通常不检测“1”跃迁沿值，或者如果之前和随后的数据比特都是“1”，则沿采样器通常不检测“0”跃迁沿值。注意，在本说明书中，“跃迁沿”表示基本上描绘两个连续数据比特的点。沿采样器期望在两个连续数据比特之间的跃迁沿处进行采样，当然，如果两个数据比特具有相同的值，则该点处可能不是实际的沿。

因此，在有效的CDR锁定的数据信号中，在两个“相似”数据样本之间出现“不相似”跃迁沿采样将被认为是“沿毛刺”，并且这可以用于检测LOS。在正常操作中，两个连续的“相似”数据样本通常意味着：在这两个数据比特之间的跃迁沿采样点处的电压近似地在对应逻辑值的DC电压电平上(假设数据比特以不归零或称NRZ格式进行编码)。换句话说，当接收机接收有效数据信号时，期望两个相等数据比特之间的跃迁沿(其在正常操作期间不是实际的沿)处的电压电平与不出现沿毛刺的沿采样器切换阈值相差很远。根据实验室测试证实，只要数据信号正常并且CDR保持锁定，便几乎或根本观测不到这种沿毛刺。

在LOS的情况下(发射机与接收机解耦合、发射机发送空数据比特等)，接收机处的数据和沿采样器输出最有可能由热噪声和采样器阈值来确定。如果采样器的阈值近似地处于热噪声电压范围的中心，则数据和沿采样器将产生不相关的、随机模式的“0”和“1”。在这种“0”和“1”的出现基本上相等的随机且不相关的信号流中，沿毛刺的出现率较高(例如，所有沿采样的25％)。即使采样器阈值显示偏离了理想位置(即，离开了热噪声电压范围的中间点)，但是只要阈值在热噪声范围内，沿毛刺就仍会以某种概率出现。

在一个实施方式中，基于沿的LOS检测机制可以使用CDR电路中包括的数据和沿采样器的输出。结果，基于沿的LOS检测机制可以避免接收机中的显著附加功耗。注意，基于沿的LOS检测机制还可以通过软件实现。例如，可以将基于沿的LOS检测机制编码为驻留在物理层之上的中间件的一部分，并且基于由接收机提供的数据和跃迁沿值来确定是否出现LOS。

图1A示出了以硬件实现的基于沿的LOS检测器151的示例性架构。在一个实施方式中，基于沿的LOS检测器151接收传入数据信号150、数据时钟153和沿时钟155，并且产生LOS信号160。基于沿的LOS检测器151包括：产生数据样本161的数据采样器154、产生数据样本162的缓冲器156、产生跃迁沿样本163的沿采样器152以及比较模块158。

在操作期间，数据采样器154由数据时钟153触发，对传入数据信号150进行采样，并产生数据样本流。数据采样器154的输出(即，数据样本161)继而由缓冲器156延迟一个单元间隔，并且变成数据样本162。缓冲器156允许系统对两个连续数据比特值进行比较。注意，缓冲器156可以由数据时钟153或单独时钟信号来定时。

由沿时钟155触发的沿采样器152对传入数据信号150进行采样，并且产生跃迁沿样本流。注意，跃迁沿样本值的值是在两个相邻数据比特之间的描绘点处采样的逻辑值。

将跃迁沿样本163、数据样本162和数据样本161馈送至比较模块158，该比较模块确定是否出现了沿毛刺。基于此确定，比较模块158生成LOS信号160。在某些实施方式中，LOS信号160的生成是基于沿毛刺的数量。在其他实施方式中，LOS信号160可以实现为“粘滞比特”，其在每次检测到沿毛刺时被置位。

注意，数据时钟153和沿时钟155不必由本地CDR电路生成。例如，可以将数据时钟153从同步通信的发射机分发至接收机。沿时钟155可以从所提供的数据时钟153导出。此外，数据采样器154、缓冲器156和沿采样器152可以是接收机电路系统的一部分。因此，基于沿的LOS检测器151可以不需要包括这些组件，而可以与接收机电路系统共享这些数据和沿采样。另外，基于沿的LOS检测器151可以驻留在接收机芯片内或接收机芯片外部。

基于沿的LOS检验器还可以驻留在逻辑层中，并且不要求任何专用硬件。图1B示出了以软件实现的基于沿的LOS检测器的示例性架构。基于沿的LOS检测器模块171包括比较模块178。在操作期间，比较模块178接收由接收机提供的数据字172和沿字174。注意，数据字172通常包含从接收到的数据信号恢复的多个(例如，8个)连续比特。沿字174包含代表在相应的相邻数据比特之间的跃迁沿处采样的值的多个比特。比较模块178继而将相应的跃迁沿值与两个相邻数据值进行比较，从而生成LOS信号170。基于沿的LOS检测器171可以完全或部分通过中间件来实现。在一个实施方式中，将基于沿的LOS检测器171编码为存储在现场可编程逻辑阵列(FPGA)芯片中的程序。其他存储形式也是可行的。

图1C示出了与基于沿的LOS检测模块105结合操作的接收机100。接收机100包括：接收端口102、采样器电路104、相位控制模块106、产生时钟信号组109的相位混合器108以及输出一个或多个相位向量112的锁相环路(PLL)110。采样器电路104包括数据采样器101和沿采样器103。将基于沿的LOS检测模块105耦合至数据采样器101和沿采样器103的输出。在此示例中，假设以双倍数据率(DDR)配置来操作接收机100，其中一个数据比特(或单元间隔，UI)占半个时钟周期。

在一个实施方式中，采样器电路104、相位控制模块106、相位混合器108和PLL110形成CDR电路。在操作期间，基于参考时钟信号，PLL 110向相位混合器108输出称为相位向量112的一组时钟信号。相位向量112中的每个分量时钟信号彼此偏移相继的45度增量，使得当认为任意的分量时钟信号处于0度相位时，剩余的七个分量时钟信号具有45度、90度、135度、180度、225度、270度和315度的相位角。注意，接收机100的上述配置仅仅是为了说明的目的。接收机100可以采用各种架构。例如，接收机100可以使用延迟锁定环路(DLL)来替代PLL 110。此外，相位向量112可以包括由不同角度隔开的其他数目(例如，4、12或16)的分量。还可以使用其他类型的CDR电路来取代相位混合器108和PLL 110。在某些实施方式中，接收机100可以具有外部提供的时钟信号并且可以不需要CDR电路。

相位混合器108基于相位计数值(由相位控制模块106确定)在一对分量时钟信号之间进行选择和插值(interpolate)，从而产生四个恢复的时钟信号109，也即数据时钟(DCLK)、反相数据时钟(/DCLK)、沿时钟(ECLK)和反相沿时钟(/ECLK)。利用这四个时钟信号来充当触发，采样器电路104中的数据采样器101和沿采样器103可以对传入DDR数据流中的连续数据比特和相应的跃迁沿进行采样。

将采样器电路104的输出耦合至相位控制模块106，该相位控制模块接收由采样器电路104捕获的数据和跃迁沿样本。相位控制模块106对这些样本互相进行比较，以确定恢复的时钟信号109的沿相对于传入数据信号中的跃迁是早出现还是晚出现。基于该早/晚信息，相位控制模块106向相位混合器108输出控制信号107，该相位混合器通过增加或减少相位计数值并由此延迟或提前恢复的时钟信号109的相位来进行响应。最终，接收机满足锁相条件，其中恢复的时钟信号具有与传入数据信号有关的期望相位(例如，DCLK和/DCLK的上升沿与数据比特间隔的中间点对准)。在满足锁相条件之后，相位控制模块106在提前和延迟恢复时钟信号109的相位之间，触发到相位混合器108的控制信号。

在一个实施方式中，将数据采样器101和沿采样器103的输出耦合至基于沿的LOS检测模块105。基于沿的LOS检测模块105基于采样器电路104捕获的数据和跃迁沿样本来检测沿毛刺，并且基于检测到的沿毛刺来生成LOS信号。在一个实施方式中，由于基于沿的LOS检测模块105与相位控制模块106都对相同的数据和沿样本流执行逻辑功能，因此这两个模块可以共享某些逻辑门电路系统。此外，基于沿的LOS检测模块105可以包括一个或多个沿毛刺计数器，并且可以基于沿毛刺的数目和/或沿毛刺相对于可能潜在地成为沿毛刺的跃迁沿样本(即，在两个“相似”数据采样之间的“不相似”跃迁沿样本)的总数的百分比，来生成LOS信号。

图1D示出了包括发射机系统和接收机系统的、能够进行基于沿的LOS检测的示例性系统。在此示例中，发射机系统182通过传输信道186与接收机系统184进行通信。在一个示例中，接收机系统184包括接收机电路100和基于沿的LOS检测模块105。在操作期间，基于沿的LOS检测模块105可以在检测到出现沿毛刺时生成LOS信号。用于促进基于沿的LOS检测的其他接收机系统184配置也是可行的。

图1C中示出的示例是基于DDR配置的。图2示出了按照DDR配置的数据信号和时钟信号组的示例性时序图。如图2所示，每个数据比特占半个时钟周期。两个数据时钟(DCLK和/DCLK)中的上升沿基本上与两个连续数据比特的中间点一致，因此可被用来对传入数据流进行采样。类似地，两个沿时钟(ECLK和/ECLK)的上升沿基本上与两个连续跃迁沿一致，并且可被用来对跃迁沿连续地进行采样。

所提出的基于沿的LOS检测机制不仅适用于DDR接收机，还适用于单倍数据率(SDR)接收机，其中数据比特占一个时钟周期。图3示出了按照SDR配置的数据信号和时钟信号组的示例性时序图。如图3所示，每个数据比特占一个时钟周期。数据时钟DCLK的上升沿基本上在数据比特的中间点，并且可被用来对连续的数据比特进行采样。类似地，沿时钟(即，ECLK)的上升沿可被用来对连续的跃迁沿进行采样，该沿时钟在一个实施方式中展显出了相对于DCLK的180度的相位偏移。注意，如果DCLK具有50％的占空比，则反相DCLK(即，/DCLK)可以充当ECLK。

基于沿的LOS检测

在某些实施方式中，系统通过检测具有相同逻辑值的两个连续数据比特之间出现的沿毛刺，来检测LOS。图4示出了对两个“1”数据比特之间出现的示例性沿毛刺的检测。传入数据流402由数据采样器和沿采样器进行采样。样本点由箭头来指示，其中空心箭头代表数据样本，而实心箭头代表跃迁沿样本。每个数据比特占一个UI。数据样本和跃迁沿样本是交错的，从而使所有样本间隔1/2UI。

在图4的示例中，数据和沿采样器(或者，在DDR配置中为一对数据采样器和一对沿采样器)所使用的电压阈值基本上处于数据跃迁沿交叉点。注意，虽然未在图4中示出，此数据跃迁沿交叉点可以在眼状图上观测到。

当数据流从“1”跃迁到“0”或从“0”跃迁到“1”时，在相对应的跃迁沿处采样的逻辑值主要取决于沿时钟是早还是晚，并且通常是不确定的(图4中用“x”来表示)。CDR可以使用此早/晚信息来调整恢复的时钟信号的相位。例如，数据-沿-数据样本流“001”可以指示早时钟，而数据-沿-数据样本流“100”可以指示晚时钟。然而，如图4所示，当两个连续数据比特都是“1”并且在他们之间的跃迁沿样本具有逻辑值“0”时，已经出现了沿毛刺。正常情况下不会出现这种沿毛刺，因为发射机不会在两个“1”之间发射尖峰信号“0”。因此，沿毛刺可以是存在LOS的相当可靠的指示。注意，LOS检测机制可以基于一个沿毛刺的出现立即生成LOS信号，或者可以使用统计方法并且基于检测到的沿毛刺的数目来生成LOS信号。此外，图4中所示的示例不特定于DDR或SDR操作。

图5示出了两个“0”数据比特之间出现的示例性沿毛刺的检测。传入数据流502由数据和沿采样器进行采样。当检测到两个连续“0”数据比特并且它们之间的跃迁沿样本具有逻辑值“1”时，出现沿毛刺。系统继而可以相应地生成LOS信号。注意，图4和图5的示例基于数据和沿采样器被锁相至传入信号这一假设。

注意，这里描述的示例并不特定于单端信令还是差分信令。

如下描述教导了针对按照DDR和SDR配置的基于沿的LOS检测的示例性电路实现。图6-图8示出了按照DDR配置的示例性电路，而图9-图11示出了按照SDR配置的示例性电路。注意，本发明的实施方式不限于这些示例。还可能是通过硬件、软件或硬件与软件的组合的其他实现。

图6示出了按照DDR配置的用于基于沿的LOS检测的数据和沿采样器的时序图。四个恢复的时钟信号(DCLK、/DCLK、ECLK和/ECLK)提供了用于在两个连续跃迁沿处检测沿毛刺的四个上升沿。注意，可以使用三个采样时钟(两个数据时钟和一个沿时钟)来检测一个沿毛刺的出现。因此，DCLK、ECLK和/DCLK提供三个采样上升沿D0、E0和D1，以便对两个对应数据比特和他们之间的跃迁沿进行采样。针对紧跟D1的跃迁沿，/DCLK、/ECLK和DCLK提供了另外三个采样上升沿D1、E1和D2。注意，DCLK提供了D0和D2。然而，D0和D2分别独立地用来检测两个连续跃迁沿中的毛刺，其中，D0和D2中的一个与E0/D1结合，而另一个与E1/D2结合。

图7呈现了按照DDR配置的用于生成LOS信号的两个真值表702和704。真值表702基于在D0、E0和D1处采样的逻辑值，来指示何时设置LOS信号或者说何时检测到了沿毛刺。具体地，当D0和D1为逻辑“1”并且E0为逻辑“0”时，检测到沿毛刺并且将LOS设置成“1”(或逻辑“真”)。当D0和D1为逻辑“0”并且E0为逻辑“1”时，也检测到了沿毛刺，并且也将LOS设置成“1”。当D0、E0和D1都具有相同的逻辑值时，没有沿毛刺，因此将LOS设置成“0”。当D0和D1具有不同的逻辑值时，也将LOS设置成“0”，因为系统不能区分由于在跃迁沿中间进行采样而产生的随机值与沿值。

注意，当D0和D1显示不同的值时，CDR电路可以基于D0/E0/D1的逻辑值导出时钟信号的相位信息。例如，当D0/E0/D1的值为“001”或“110”时，时钟信号为早，因为E0具有与D0而不是与D1相同的值。另一方面，当D0/E0/D1的值为“011”或“100”时，时钟信号为晚，因为E0具有与D1而不是与D0相同的值。此外，在一个实施方式中，LOS检测所需的数据和跃迁沿采样功能可以从CDR电路中导出。也就是说，D0、E0和D1的值可以通过CDR电路来提供，并且LOS信号生成可以基于这些信号的恰当逻辑组合，而不需要单独的数据和跃迁沿采样器。

类似地，真值表704基于在D1、E1和D2处检测到的逻辑值，来指示何时设置LOS信号。具体地，当D1和D2为逻辑“1”并且E1为逻辑“0”时，检测到了沿毛刺，并且将LOS设置成“1”。当D1和D2为逻辑“0”并且E1为逻辑“1”时，也检测到了沿毛刺并且也将LOS设置成“1”。当D1、E1和D2都具有相同的逻辑值时，没有沿毛刺，因此将LOS设置成“0”。当D2和D1具有不同逻辑值时，也将LOS设置成“0”，因为系统无法区分由于在跃迁沿中间进行采样而产生的随机值与沿值。还可以由CDR电路使用D1/E2/D2的值来确定四个时钟信号的相位信息。在一个实施方式中，D1、E2和D2包括在CDR电路中并且由CDR电路来提供。

图8A示出了基于图7中的真值表来生成LOS信号的电路的示例性框图。此电路包括D0采样器852、D1采样器854、E0采样器856、D0缓冲器858、E0缓冲器860和比较模块862，其共同对传入数据信号850进行采样并且产生LOS信号864。注意，LOS信号864对应于真值表702中的LOS信号值，并且在图8A中被称作“(D0、E0、D1)LOS信号864”。

类似地，电路还可以包括D1采样器872、D2采样器874、E1采样器876、D1缓冲器878、E1缓冲器880和比较模块882，其共同对数据信号850进行采样并且产生LOS信号884。LOS信号884对应于真值表704中的LOS信号值，并且被称作“(D1、E1、D2)LOS信号884”。

在操作期间，由DCLK的上升沿触发的D0采样器852产生D0。类似地；由/DCLK的上升沿触发的D1采样器854产生D1；以及由ECLK的上升沿触发的E0采样器856产生E0。由于这三个采样器在不同时间被触发，因此在理想情况下其输出是重定时的，使得系统可以恰当地对其相应值进行比较。因此，D0缓冲器858将D0重定时到/DCLK，并且E0缓冲器860将E0也重定时到/DCLK。比较模块862继而对全都定时到/DCLK的D0、D1和E0的值进行比较，并且确定是否出现了沿毛刺。如果出现沿毛刺，比较模块862确立(D0、E0、D1)LOS信号864。

类似地，D2采样器874产生定时到DCLK的D2。D1采样器872和D1缓冲器878共同产生D1，以及E1采样器876和E1缓冲器880共同产生E1，其中D1和E1都被重定时到DCLK。比较模块继而对全都定时到DCLK的D1、D2和E1进行比较，并且确定是否出现了沿毛刺，在出现沿毛刺的情况下，(D1、E1、D2)LOS信号884将被确立。

当(D0、E0、D1)LOS信号864或(D1、E1、D2)LOS信号884被确立时，“或”操作模块884确立LOS信号890。

图8B示出了按照DDR配置的用于生成LOS信号的示例性电路。在此示例中，八个触发器(flip-flop)802、804、806、808、810、812、814和816由不同的时钟信号触发，对数据比特或跃迁沿进行采样。此电路进一步包括异或门818、820、822和824；与门826和828；以及或门830，其结合生成LOS信号。在一个实施方式中，基于真值表702和704，LOS的逻辑值可以表达为如下布尔表达式：

其中

表示异或操作，“∧”表示与操作，以及“∨”表示或操作。

上文LOS表达式的前一半

对应于真值表702，并且基于D0、E0和D1的逻辑值。后一半

对应于真值表704，并且基于D1、E1和D2的逻辑值。注意，沿毛刺可能出现在E0或E1处。因此，可以通过或操作来结合这两个表达式以用于产生LOS信号。

为了准确地为上面的表达式赋值，理想情况是利用相同的时钟信号对数据/跃迁沿样本的相应分组(即，D0/E0/D1或D1/E1/D2)进行重定时。如图8所示，由DCLK触发的触发器802首先捕获D0的逻辑值。此逻辑值继而被由/DCLK触发的触发器804存储。结果，触发器804的输出是在D1的时刻存储的D0的逻辑值。类似地，由ECLK触发的触发器808捕获E0的逻辑值。此逻辑值继而被由/DCLK触发的触发器810存储。结果，触发器810的输出是在D1的时刻存储的E0的逻辑值。类似地，由/DCLK触发的触发器806捕获D1的逻辑值。

异或门818产生

的值，并且异或门820产生

的值。与门826产生表达式

的值，该值指示E0处是否出现了沿毛刺。注意，CDR电路还可以使用异或门818和820的输出来确定时钟信号的相位信息。例如，如果异或门818输出“0”并且异或门820输出“1”，这意味着E0与D0相同而与D1相反，期望时钟信号相对于数据信号为早。在另一方面，如果异或门818输出“1”并且异或门820输出“0”，则期望时钟信号为晚。在一个实施方式中，异或门818和820的输出可以由CDR电路来提供，这样可以避免对触发器802、804、806和810的需要。

类似地，触发器802、806、812、814和816提供在D1、E1和D2处的样本。由/DCLK触发的触发器806捕获D1的逻辑值。此逻辑值继而被由DCLK触发的触发器812捕获。结果，触发器812的输出是在D2的时刻存储的D1的逻辑值。由/ECLK触发的触发器814捕获E1的逻辑值。此逻辑值继而被由DCLK触发的触发器816捕获。结果，触发器816的输出是在D2的时刻存储的E1的逻辑值。此外，由DCLK触发的触发器802捕获D2的逻辑值。

异或门822提供

的值，并且异或门824提供的值。与门828提供表达式

的值，该值指示E1处是否出现了沿毛刺。注意，CDR电路还可以使用异或门822和824的输出来确定时钟信号的相位信息。在一个实施方式中，异或门822和824的输出可以由CDR电路来提供，这样可以避免对触发器802、806、812、814和816的需要。

与门826的输出指示E0处是否出现了沿毛刺，并且其输出被重定时到/DCLK。类似地，与门828的输出指示E1处是否出现了沿毛刺，并且其输出被重定时到DCLK。或门830生成最终的LOS信号，其在与门826和828中任意一个被设置为“1”时被设置成“1”。

注意，在其他实施方式中，可以将与门822和828的输出耦合至追踪沿毛刺总数的计数器。此计数器可以由与门822或与门828的输出中的上升沿来触发。接收机系统继而可以基于检测到的沿毛刺总数来确定是否发布LOS提示。在某些实施方式中，接收机可以基于沿毛刺相对于接收比特总数的百分比，基于特定时间段中检测到的沿毛刺的总数，或者基于沿毛刺相对于可能潜在是沿毛刺的跃迁沿样本(即，两个“相似”数据采样之间的跃迁沿样本)的总数的百分比，来设置阈值。在某些实施方式中，LOS检测机制可以配置为断续运行，从而对带宽和功耗降低进行权衡。也可以是使用其他LOS提示生成方案。

图9呈现了按照SDR配置的用于基于沿的LOS检测的数据和沿采样器的时序图。两个恢复的时钟信号(DCLK和ECLK)提供了用于检测两个连续数据比特之间的沿毛刺的两个上升沿。具体地，DCLK提供了采样上升沿D0和D1，用于对两个连续数据比特进行采样，并且ECLK提供了采样上升沿E0，用于对这两个数据比特之间的跃迁沿进行采样。

图10呈现了按照SDR配置的用于生成LOS信号的真值表1002。具体地，当D0和D1为逻辑“1”并且E0为逻辑“0”时，检测到沿毛刺，并且将LOS设置成“1”(或逻辑“真”)。当D0和D1为逻辑“0”并且E0为逻辑“1”时，也检测到沿毛刺，并且也将LOS设置成“1”。当D0、E0和D1都具有相同的逻辑值时，没有沿毛刺，因此将LOS设置成“0”。当D0和D1具有不同的逻辑值时，也将LOS设置成“0”，因为系统不能区分由于在跃迁沿中间采样而产生的随机值与沿值。

注意，当D0和D1具有不同的值时，CDR电路可以基于D0/E0/D1的逻辑值来导出时钟信号的相位信息。例如，当D0/E0/D1的值为“001”或“110”时，因为E0具有与D0而不是与D1相同的值，所以时钟信号为早。另一方面，当D0/E0/D1的值为“011”或“100”时，因为E0具有与D1相同而不是与D0相同的值，所以时钟信号为晚。此外，在一个实施方式中，LOS检测所需的数据和跃迁沿采样功能可以从CDR电路中导出。也就是说，由CDR电路提供D0、E0和D1的值，LOS信号生成可以基于这些信号的恰当逻辑组合，而不需要单独的数据和跃迁沿采样器。

图11A示出了基于图10中的真值表来生成LOS信号的电路的示例性框图。此电路包括D0/D1采样器1152、D0缓冲器1158、E0采样器1156、E0缓冲器1160和比较模块1162，其共同对传入数据信号1150进行采样，并且产生LOS信号1164。注意，LOS信号1164对应于真值表1002中的LOS信号值。

在操作期间，由DCLK的上升沿触发的D0/D1采样器1152产生D0和D1，其中D1滞后D0一个UI。类似地，由ECLK的上升沿触发的E0采样器1156产生E0。由于D0、D1和E0在不同时刻采样，因此理想情况是对这三个样本进行重定时，使得系统可以恰当地比较其相应的值。因此，D0缓冲器1158将D0重定时到DCLK。也就是说，D0缓冲器1158缓冲D0达一个UI，从而使D0可以与D1在时间上对准。类似地，E0缓冲器1160将E0重定时到DCLK，从而使E0也与D1在时间上对准。比较模块1162继而对D0、D1和E0的值(其都被定时到DCLK)进行比较，从而确定是否出现了沿毛刺。如果出现了沿毛刺，则比较模块1162确立LOS信号1164。

图11B示出了按照SDR配置的用于生成LOS信号的示例性电路。在此示例中，由不同时钟信号触发的四个触发器1102、1104、1106和1108对数据比特或跃迁沿进行采样。此电路进一步包括异或门1110和1112和与门1114，其组合生成LOS信号。在一个实施方式中，基于真值表1002，LOS的逻辑值可以表达为如下布尔表达式：

为了对上面的表达式准确地赋值，理想情况是利用相同的时钟信号对数据和跃迁沿样本(即，D0/E0/D1)进行重定时。在一个实施方式中，这些样本被重定时到D1的上升沿。如图11B所示，由DCLK触发的触发器1102首先捕获D0的逻辑值。此逻辑值继而被也由DCLK触发的触发器1104存储。注意，在D1的上升沿之后，触发器1102的输出存储了D1的逻辑值，并且触发器1104的输出存储了D0的逻辑值。类似地，由ECLK触发的触发器1106捕获E0的逻辑值。此逻辑值继而被由DCLK触发的触发器1108存储。结果，触发器1108的输出是在D1的时刻存储的E0的逻辑值。

异或门1110产生

的值，并且异或门1112产生

的值。与门826产生表达式

的值，该值指示E0处是否出现了沿毛刺。注意，CDR电路还可以使用异或门1110和1112的输出来确定时钟信号的相位信息。例如，如果异或门1110输出“0”并且异或门1112输出“1”，这意味着E0与D0相等而与D1相反，期望时钟信号关于数据信号为早。另一方面，如果异或门1110输出“1”并且异或门1112输出“0”，期望时钟信号为晚。在一个实施方式中，异或门1110和1112的输出由CDR电路提供，这可以避免对触发器1102、1104、1106和1108的需要。

注意，与门1114的输出指示E0处是否出现了沿毛刺，并且其输出被重定时到DCLK并且与D 1的上升沿一致。

在又一些实施方式中，可以将与门1114的输出耦合至追踪沿毛刺总数的计数器。此计数器可以由与门1114的输出中的上升沿来触发。接收机系统继而可以基于检测到的沿毛刺总数来确定是否来发布LOS提示。在某些实施方式中，接收机可以基于沿毛刺相对于接收比特总数的百分比，基于特定时间段中检测到的沿毛刺总数，或者基于沿毛刺相对于可以潜在是沿毛刺的跃迁沿采样(即，两个“相似”数据采样之间的跃迁沿采样)的总数的百分比来设置阈值。注意，LOS检测机制可以配置为断续运行，从而对带宽和功耗功率降低进行权衡。也可以使用其他LOS提示生成方案。

可靠的操作

在上述示例性电路中，假设：沿采样器的电压阈值保持在来自数据跃迁沿交叉点的热噪声的范围内。图12示出了基本上保持在跃迁沿交叉点处的沿采样器阈值。如图12所示，眼状图1206指示了跃迁沿交叉点1201。沿采样器阈值电压1202基本上保持在跃迁沿交叉点1201处。此配置确保了在没有传入数据信号的情况下(其中接收机采样器正在有效地对热噪声进行采样)，采样器将产生接近随机的数据分布，其中“0”和“1”的出现是相当的。

然而，例如由于设备特性和/或环境参数的变化，实际的采样器阈值电压可能会偏离跃迁沿交叉点。如图12所示，实际的采样器阈值可能具有采样器偏移1204。在某些实施方式中，只要采样器偏移相对于不受控制的热噪声的范围足够小，系统便可以在一定程度上容忍这种采样器偏移。

在发射机从接收机解耦合的情况下，或当信号显著降级时，接收的信号将具有大量热噪声。为了基于沿的LOS检测能恰当地运行，期望沿和数据采样器的阈值在热噪声范围内，以便沿和数据采样器二者仍可以在跃迁处沿观测到相对随机、不相关的“0”和“1”分布。

图13示出了关于热噪声的数据/沿采样器阈值设置。理想情况下，将数据/沿采样器阈值电压1302基本上保持在热噪声电压范围的中点。实际上，只要采样器阈值在热噪声范围内，LOS检测仍可以恰当地运行。

基于沿的电压测量和数据率协商

除了LOS检测，前面提到的沿毛刺检测还可以用于其他目的，诸如信号电压摆幅测量和数据率协商。

由于沿采样器的操作不影响数据采样器，因此可以操纵沿采样器阈值，并且使用沿毛刺检测来测量信号电压摆幅。

例如，系统可以包括沿采样器阈值伺服(servo)电路，其在高电压电平和低电压电平之间扫动沿采样器阈值。系统观测在扫动过程中的哪个点开始出现毛刺。在操作期间，当两个连续数据比特为相同的逻辑值时(例如“1”)，则两个数据比特具有相同的高电压电平(例如，3伏特)。当沿采样器阈值设置在跃迁沿交叉点处(例如，1.5伏特)时，沿采样器在两个数据比特之间的跃迁沿检测到逻辑“1”。然而，如果系统将沿采样器阈值调节至3.1伏特，则沿采样器将检测到沿毛刺，因为跃迁沿处的逻辑值将是“0”，尽管它被两个“1”数据比特包围。因此，通过扫动沿采样器阈值并且观测沿毛刺何时出现，系统可以确定当前传入数据信号的高电压电平和低电压电平。备选地，高/低电压电平可以定义在如下点：在该点处，沿毛刺达到可能潜在是沿毛刺的所有已捕获沿样本(例如，两个“相似”数据采样之间的跃迁沿样本)的某个比例(例如，50％)。

在一个实施方式中，当沿毛刺出现在具有逻辑值“0”的两个连续数据比特之间时，系统确定传入数据信号的低电压电平。类似地，当沿毛刺出现在具有逻辑值“1”的两个连续数据比特之间时，系统确定传入数据信号的高电压电平。

图14呈现了用于扫动沿采样器阈值电压的示例性电压-时间图。在一个实施方式中，系统周期性地调节沿采样器阈值1402。在检测到沿毛刺时，此刻的阈值电压值被认为基本上等于传入数据信号的高或低电压电平。备选地，高/低电压电平可以被定义在如下点处：在该点处，沿毛刺占可能潜在是沿毛刺的所有已捕获跃迁沿样本(例如，两个“相似”数据采样之间的跃迁沿样本)的某个比例(例如，50％)。注意，此方法还可以用于生成提示信号(诸如，LOS信号)，以便提示信号降级。在其他实施方式中，接收机采样器阈值可以通过二分查找(而不是线性)方式来伺服。

对于前面提到的实施方式，在理想情况下，采样器偏移阈值控制器具有比传入数据信号期望的摆动摆得大的电压。然而，在许多情况下，诸如在信令标准兼容的情况下，其足以确保传入信号的电压摆幅大于某个水平。为了支持此功能，将采样器阈值设置成校准的电压偏移(而不是采样器阈值扫动)并且使用此采样器阈值来监视沿毛刺便足够。在一个实施方式中，采样器阈值被设置成最小高电压电平来检验沿毛刺，此后采样器阈值被设置成最大低电压电平来检验沿毛刺。如果没有检测到沿毛刺(或者，足够小比例的沿毛刺)，则可以将传入数据信号确定为符合的。

注意，在先前关于基于沿的电压测量的实施方式中，理想情况下，用于接收机中相位控制模块的CDR电路(诸如，图1示例中的相位控制模块106)被临时挂起，以防止无效的早/晚统计的集成。

所描述的基于沿的LOS检测方案不仅由实际信号损失来触发，还由无用的信号来触发。例如，接收的数据信号可能具有正常信号摆幅，但从接收机的角度可能处于无效的数据率。例如，如果传入数据率为2Gbps而接收机以1Gbps进行操作，使用常规LOS检测机制的接收机将无法对传入信号与具有有效数据率的可用信号进行区分。另一方面，基于沿的LOS检测可以通过确立LOS来顺利地检测这种无用数据率。这是因为，处于无效数据率的传入数据看似随机，并且将出现大量沿毛刺。

在一个实施方式中，接收机使用基于沿的LOS检测来执行数据率协商。图15给出了了示出使用基于沿的LOS检测来进行数据率协商的示例性过程的流程图。

在操作期间，接收机以最低可用数据率来接收数据(操作1502)。接收机继而基于沿毛刺检测来确定LOS状态(操作1504)。如果基于沿的LOS检测机制产生LOS信号，这表示接收机无法锁定于传入数据信号或者接收机欠采样(即，将数据比特转变成沿毛刺)。接收机继而将其数据采样率提高到下一最低可用数据率(操作1506)。如果接收机没有产生LOS信号，则接收机确定当前数据率为正确的(操作1508)，并且继续常规操作。否则，接收机继续提高其数据采样速率，直到LOS信号消失(操作1506)。

注意，如果对传入数据流欠采样，则基于沿的LOS检测机制将生成LOS信号；并且如果传入数据流以恰当数据率的非整数倍被过采样，也将会生成LOS信号。然而，LOS检测机制可能无法确定传入数据流以恰当数据率的整数倍被过采样。因此，理想情况下，数据率协商过程开始于接收机可用的最低数据率。注意，在接收机检测沿毛刺时，其可以信号通知发射机改变发射机的数据率，或者改变接收机的数据率以试图匹配发射机的数据率。

上述基于沿的LOS检测机制的组件可以包括一起操作的计算组件和设备的任何集合。基于沿的LOS检测机制的组件也可以是较大计算机系统或网络中的组件或子系统。基于沿的LOS检测组件也可以与任意数目的组件(未示出)耦合，例如总线、控制器、存储器控制器和数据输入/输出(I/O)设备及其任意数目的组合。许多这些系统组件可以位于普通印刷电路板上或集成电路，或者可以集成至系统，该系统包括例如使用诸如个人计算机母板和双列直插式模块(“DIMM”)所采用的连接器和套接字接口，在系统中耦合在一起的若干印刷的电路板或IC。在其他示例中，可以使用系统级封装(“SIP”)类型的方法将完全的系统集成至单个封装外壳。可以将集成电路设备堆叠到一起，并且利用焊线连接来实现设备之间的通信或者可以集成到封装外壳中的单个平面基底。

此外，可以将基于沿的LOS检测机制的功能在任何数量/组合的其他基于处理器的组件之间进行分布。例如，上述基于沿的LOS检测机制包括各种DRAM系统、串行链路和并行链路。如示例，DRAM存储器系统可以包括像DDR SDRAM的DDR系统，以及DDR2SDRAM、DDR3SDRAM和其他DDR SDRAM变化，诸如图像化DDR(“GDDR”)和下一代的这些存储器技术，包括GDDR2和GDDR3，但不限于这些存储器系统。

这里描述的基于沿的LOS检测机制的多个方面可以作为功能性实现编程到任何各种电路中，包括可编程逻辑设备(PLD)诸如现场可编程门阵列(FPGA)、可编程阵列逻辑(PAL)设备、电子可编程逻辑和存储器设备、标准基于元件的设备以及专用集成电路(ASIC)。用于实现基于沿的LOS检测机制的多个方面的某些其他可能性包括：具有存储器的微控制器(诸如，电子可擦写可编程只读存储器(EEPROM)、嵌入的微处理器、固件、软件等)。此外，可以将基于沿的LOS检测机制的多个方面嵌入至具有基于软件的电路仿真、离散逻辑(连续和组合)、自定义设备、模糊(神经)逻辑、量子设备和混合任何上文设备类型。可以通过各种组件类型来基础设备技术，例如像互补金属氧化物半导体(CMOS)的金属氧化物半导体场效应晶体管(MOSFET)技术、像发射极耦合逻辑(ECL)的双极性技术、聚合物技术(即，硅共轭聚合物和金属共轭聚合物金属结构)、混合的模拟和数字等。

给出对在此描述的实施方式的前文描述仅仅出于说明性和描述性目的。他们并不旨在穷尽或将实施方式限制成所公开的形式。相应地，许多修改和变化对于本领域技术人员而言将是易见的。

Claims

1.一种信号损失(LOS)检测器，包括：

一个或多个采样器，其耦合至传入数据信号，用于基于至少一数据时钟信号来对两个连续数据比特以及这些数据比特之间的跃迁沿进行采样；以及

至少一个比较模块，其耦合至所述采样器，其中所述比较模块确定两个数据比特之间是否出现沿毛刺，并且基于所述确定来生成LOS信号。

2.根据权利要求1所述的LOS检测器，

其中，当两个连续数据比特具有相同逻辑值并且跃迁沿样本具有不同逻辑值时，所述比较模块检测到沿毛刺。

3.根据权利要求1所述的LOS检测器，

其中所述采样器至少包括数据采样器和沿采样器，二者都耦合至传入数据信号和所述比较模块；

其中所述数据采样器由所述数据时钟信号触发，用于对数据比特进行采样；

其中所述沿采样器由所述沿时钟信号触发，用于对跃迁沿进行采样；以及

其中所述LOS检测器进一步包括缓冲器，其耦合至所述数据采样器以缓冲采样的数据比特，由此促进对两个连续数据比特的比较。

4.根据权利要求1所述的LOS检测器，

其中所述采样器包括第一采样器组和第二采样器组；

其中所述比较模块包括第一比较子模块和第二比较子模块；

其中所述第一采样器组包括第一数据采样器、第二数据采样器和第一沿采样器；

其中所述第一数据采样器由所述数据时钟信号来触发，所述第二数据采样器由反相数据时钟信号来触发，并且所述第一沿采样器由沿时钟信号来触发；

其中所述第一数据采样器的输出被缓冲并被耦合至所述第一比较子模块；

其中所述第一沿采样器的输出被缓冲并被耦合至所述第一比较子模块；以及

其中当基于所述第一数据采样器和第二数据采样器以及所述第一沿采样器的输出而检测到沿毛刺时，所述第一比较子模块产生LOS信号。

5.根据权利要求4所述的LOS检测器，

其中所述第二采样器组包括第三数据采样器、第四数据采样器和第二沿采样器；

其中所述第三数据采样器由所述反相数据时钟信号来触发，所述第四数据采样器由所述数据时钟信号来触发，并且所述第二沿采样器由反相沿时钟信号来触发；

其中所述第三数据采样器的输出被缓冲并被耦合至所述第二比较子模块；

其中所述第二沿采样器的输出被缓冲并被耦合至所述第二比较子模块；以及

其中当基于所述第三数据采样器和第四数据采样器以及所述第二沿采样器的输出而检测到沿毛刺时，所述第二比较子模块产生LOS信号。

6.根据权利要求1所述的LOS检测器，其中所述采样器与接收机共享。

7.一种包含代表电路的数据的计算机可读介质，所述电路包括：

至少一个比较模块，其耦合至所述采样器，其中所述比较模块确定两个数据比特之间是否出现沿毛刺，并且基于所述确定来生成LOS信号；

其中当两个连续数据比特具有相同的逻辑值并且跃迁沿样本具有不同逻辑值时，所述比较模块检测到沿毛刺。

8.一种LOS检测器，包括：

第一装置，其耦合至传入数据信号，用于基于至少一个数据时钟信号来对两个连续数据比特以及这些数据比特之间的跃迁沿进行采样；以及

第二装置，其耦合至所述第一装置，用于确定所述两个数据比特之间是否出现沿毛刺，以及基于所述确定来生成LOS信号。

9.一种接收机，包括：

时钟数据恢复(CDR)电路，用于基于传入数据信号来产生至少一个时钟信号；

一个或多个采样器，其耦合至所述CDR电路，用于接收所述传入数据信号以及产生数据比特样本和跃迁沿样本；

LOS检测器，其耦合至所述采样器，用于检测沿毛刺，以及基于所述沿毛刺来生成LOS信号。

10.根据权利要求9所述的接收机，

其中所述LOS检测器使用两个连续数据比特样本以及这两个数据比特采样之间的跃迁沿样本来检测沿毛刺。

11.根据权利要求10所述的接收机，

其中当两个连续数据比特样本具有相同的逻辑值并且所述两个数据比特采样之间的跃迁沿样本具有不同的逻辑值时，所述LOS检测器确定出现沿毛刺。

12.根据权利要求10所述的接收机，

其中所述采样器包括沿采样器，用于对两个连续数据比特之间的跃迁沿进行采样。

13.根据权利要求12所述的接收机，

其中数据比特占半个时钟周期；以及

其中所述沿采样器基于沿时钟信号和/或反相沿时钟信号，来对两个连续数据比特之间的跃迁沿进行采样。

14.根据权利要求12所述的接收机，

其中数据比特占一个时钟周期；以及

其中所述沿采样器基于沿时钟信号或反相数据时钟信号，来对两个连续数据比特之间的跃迁沿进行采样。

15.根据权利要求12所述的接收机，

其中所述沿采样器的阈值电压在热噪声范围内。

16.根据权利要求10所述的接收机，

其中所述LOS检测器基于沿毛刺的数目或者沿毛刺相对于已采样的跃迁沿的数目的百分比，来生成LOS信号。

17.一种通信系统，包括：

发射机；

接收机，其耦合至所述发射机；以及

LOS检测器，其耦合至所述接收机，其中所述LOS检测器检测来自接收自所述发射机的数据信号的沿毛刺，并且基于所述沿毛刺来生成LOS信号。

18.一种用于确定数据信号电压的电路，包括：

数据路径，其用于携带一个或多个数据比特；

时钟路径，其用于携带一个或多个时钟信号；

沿采样器，其耦合至所述数据路径和所述时钟路径，用于对两个连续数据比特之间的跃迁沿进行采样；

沿毛刺检测电路，其耦合至所述沿采样器，用于检测沿毛刺；

沿采样器阈值伺服电路，其耦合至所述沿采样器，用于调节所述沿采样器的沿采样器阈值；以及

电压确定电路，其耦合至所述沿采样器阈值伺服电路和所述沿毛刺检测电路，用于基于所述沿采样器阈值的值以及沿毛刺的数目来确定数据比特的低电压电平、高电压电平或者两者。

19.根据权利要求18所述的电路，

其中所述沿采样器基于与由所述沿采样器阈值伺服电路设置的沿采样器阈值相对应的电压阈值，来确定跃迁沿处的逻辑值。

20.根据权利要求18所述的电路，

其中当两个连续数据比特具有不同于在所述沿处采样的逻辑值的相同逻辑值时，所述沿毛刺检测电路检测到沿毛刺。

21.根据权利要求18所述的电路，

其中所述沿采样器阈值伺服电路在高电压电平与低电压电平之间扫动所述沿采样器阈值。

22.根据权利要求18所述的电路，

其中所述电压检测电路通过如下方式来确定数据比特的低电压电平：记录当两个连续数据比特都具有与低电压电平相关联的相同逻辑值时出现的沿毛刺所对应的沿采样器阈值的值。

23.根据权利要求18所述的电路，

其中所述电压检测电路通过如下方式来确定数据比特的高电压电平：记录当两个连续数据比特都具有与高电压电平相关联的相同逻辑值时出现的沿毛刺所对应的沿采样器阈值的值。

24.一种包含代表电路的数据的计算机可读介质，所述电路包括：

数据路径，其用于携带一个或多个数据比特；

时钟路径，其用于携带一个或多个时钟信号；

电压确定电路，其耦合至所述沿采样器阈值伺服电路和所述沿毛刺检测电路，用于基于所述沿采样器阈值的值和沿毛刺的数目来确定数据比特的低电压电平、高电压电平或者两者。

25.一种电路，包括：

数据路径装置，其用于携带一个或多个数据比特；

时钟路径装置，其用于携带一个或多个时钟信号；

沿采样器装置，其耦合至所述数据路径和所述时钟路径，用于对两个连续数据比特之间的跃迁沿进行采样；

沿毛刺检测装置，其耦合至所述沿采样器装置，用于检测沿毛刺；

沿采样器阈值伺服装置，其耦合至所述沿采样器装置，用于调节所述沿采样器装置的沿采样器阈值；以及

电压确定装置，其耦合至所述沿采样器阈值伺服装置和所述沿毛刺检测装置，用于基于所述沿采样器阈值的值和沿毛刺的数目来确定数据比特的低电压电平、高电压电平或者两者。

26.一种用于检测LOS的方法，包括：

接收一个或多个数据比特；

接收一个或多个时钟信号；

确定第一数据比特和第二数据比特的逻辑值，其中所述第一数据比特和第二数据比特是连续的；

确定在所述第一数据比特和第二数据比特之间的跃迁沿的逻辑值；

确定所述第一数据比特和第二数据比特是否具有相同的逻辑值以及所述跃迁沿处的逻辑值是否与所述第一数据比特和第二数据比特的逻辑值相同；以及

基于所述确定来生成LOS信号。

27.根据权利要求26所述的方法，

其中用于确定所述沿处的逻辑值的电压阈值在热噪声范围之内。

28.一种用于在发射机与接收机之间协商数据率的方法，包括：

接收多个数据比特；

基于接收的数据比特来确定是否出现了沿毛刺；以及

在出现沿毛刺时信号通知所述发射机，由此允许所述发射机改变其数据率，或者改变所述接收机的数据率以试图与所述发射机的数据率相匹配。