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CN101849278A - 适用于cmos结构的无残留构图层形成方法 - Google Patents

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Abstract

一种用于形成微电子结构的方法使用位于目标层上方的掩模层。可使用掩模层作为蚀刻掩模来蚀刻目标层，以由目标层形成端部锥形的目标层。可将额外目标层形成在端部锥形的目标层上方，且被额外掩模层所掩蔽。可蚀刻额外目标层，以形成构图的额外目标层，其与端部锥形的目标层分隔，并且邻近端部锥形的目标层没有额外目标层残留。本方法可用于制造这样的CMOS结构，该CMOS结构所包括的nFET与pFET栅极电极具有不同的nFET与pFET栅极电极材料。

Description

适用于CMOS结构的无残留构图层形成方法
技术领域
本发明一般涉及无残留构图层的形成。更具体地，本发明涉及适用于CMOS结构的无残留构图层的形成。
背景技术
CMOS结构包括的场效应晶体管(FET)器件的互补掺杂对，其包括nFET器件和pFET器件。当制造CMOS结构时，期望在半导体制造中使用场效应晶体管的互补掺杂对，这是因为场效应晶体管的这种互补掺杂对典型地降低了CMOS结构内的功率消耗。
CMOS结构制造的最近的进展已集中于使用不同的材料，具体地包括不同的半导体沟道材料、不同的栅极介电材料以及不同的栅极电极材料，用于制造CMOS结构中的nFET器件和pFET器件。一般而言，可通过对半导体衬底沟道材料和晶体取向(包括其上的相关机械应力影响)的具体选择，在nFET器件与pFET器件二者中实现载流子迁移率的提高。另外，nFET器件与pFET器件的不同的栅极介电材料在CMOS结构中提供不同的电容效应。最后，在CMOS结构中，nFET器件与pFET器件的不同的栅极电极材料选择通常提供不同的功函数，这也影响nFET器件与pFET器件的操作特性。
用于CMOS结构内的nFET器件与pFET器件的不同的建构材料的选择显然在CMOS结构内提供了nFET器件与pFET器件性能的优势。然而，在CMOS结构内的nFET器件与pFET器件的不同的建构材料的使用也显然并不是完全没有问题。具体地，用于在CMOS结构内制造nFET器件与pFET器件的不同材料的使用通常存在与有效器件制造有关的困难，包括当制造nFET器件与pFET器件时的无残留材料处理。
在半导体制造领域中公知各种CMOS结构及其制造方法。
例如，Rhee等人在美国专利公开2002/0113294中教导了一种CMOS半导体结构及其制造方法，其在CMOS结构中的nFET多晶硅栅极电极与pFET多晶硅栅极电极内使用相同锗浓度的不同空间分布。相同锗浓度的不同空间分布用于解决nFET多晶硅栅极电极与pFET多晶硅栅极电极内的耗尽效应。
另外，Takayanagi等人在美国专利6,746,943中教导一种CMOS结构及其制造方法，其包括具有不同锗浓度的多晶硅-锗合金nFET栅极电极与多晶硅-锗合金pFET栅极电极。不同锗浓度允许解决在CMOS结构中的nFET栅极电极与pFET栅极电极内的n型掺杂剂与p型掺杂剂的不同掺杂剂激活特性。
最后，Polischuck等人在美国专利6,794,234中教导一种CMOS结构及其制造方法，其在CMOS结构中提供具有不同功函数的nFET栅极电极与pFET栅极电极。nFET栅极电极与pFET栅极电极的不同功函数可分别向CMOS结构内的nFET器件与pFET器件提供增强的性能。
随着半导体技术的发展，半导体器件与半导体结构尺寸势必持续地降低。因此，希望CMOS结构及其制造方法为nFET器件和pFET器件提供增强的性能，而不涉及提供对CMOS结构内的残留物的处理的处理工序。
发明内容
本发明广义而言包括一种在微电子结构内形成构图目标层的方法。构图目标层可用于CMOS结构中作为栅极电极材料层。形成构图目标层的具体方法提供具有锥形端部的构图目标层。因为当在构图目标层上形成额外层且随后从构图目标层蚀刻额外层以提供与构图目标层分隔的额外构图层时，在构图目标层上或邻近构图目标层不会形成额外层的残留物(即，构图目标层没有锥形端部时，邻近构图目标层的垂直端会形成来自额外层的类似于隔离物(spacer)的残留物材料)，所以希望构图目标层具有锥形端部。当使用构图目标层作为CMOS结构中的第一栅极电极材料层且使用额外构图层作为CMOS结构中的第二栅极电极材料层来制造CMOS结构时，希望没有这样的额外层残留物。
根据本发明的一种形成构图层的具体方法包括在位于衬底上方的目标层上方形成掩模层。该具体方法还包括使用所述掩模层作为蚀刻掩模来蚀刻所述目标层，以提供位于所述衬底上方的锥形目标层。所述锥形目标层具有相对于衬底平面的从约30度至约80度的端部锥形(end taper)。
根据本发明的一种形成微电子结构的具体方法包括在位于衬底上方的目标层上方形成掩模层。该具体方法还包括使用所述掩模层作为蚀刻掩模且使用第一蚀刻方法来蚀刻所述目标层，以形成位于所述衬底上方的锥形目标层。该具体方法还包括从所述锥形目标层剥离所述掩模层。该具体方法还包括在所述锥形目标层上方形成额外目标层且在所述额外目标层上方形成额外掩模层。最后，该具体方法还包括使用所述额外掩模层作为蚀刻掩模且使用第二蚀刻方法来从所述锥形目标层上方蚀刻所述额外目标层，以在所述衬底上方形成与所述锥形目标层横向分隔的构图的额外目标层，而邻近所述锥形目标层没有所述额外目标层的残留物。
根据本发明的一种制造CMOS结构的具体方法包括在位于半导体衬底上方的第一栅极电极材料层上方形成第一掩模。该具体方法还包括使用所述第一掩模作为蚀刻掩模来蚀刻所述第一栅极电极材料层，以形成位于所述半导体衬底上方的锥形的第一栅极电极材料层。该具体方法还包括从所述锥形的第一栅极电极材料层剥离所述第一掩模。该具体方法还包括在所述锥形的第一栅极电极材料层上方形成第二栅极电极材料层且在所述第二栅极电极材料层上方形成第二掩模。该具体方法还包括蚀刻所述第二栅极电极材料层，以形成与所述锥形的第一栅极电极材料层横向分隔的构图的第二栅极电极材料层，而邻近所述锥形的第一栅极电极材料层没有所述第二栅极电极材料层的残留物。
根据本发明的另一种制造CMOS结构的具体方法包括在位于半导体衬底中的第一半导体材料层上方的第一栅极电极材料层上方形成第一掩模。该具体方法还包括使用所述第一掩模作为蚀刻掩模来蚀刻所述第一栅极电极材料层，以形成位于所述第一半导体材料层上方的锥形的第一栅极电极材料层。该具体方法还包括从所述锥形的第一栅极电极材料层剥离所述第一掩模。该具体方法还包括在所述锥形的第一栅极电极材料层上方以及所述半导体衬底中的不同的第二半导体材料层上方形成不同的第二栅极电极材料层，并在所述第二栅极电极材料层和所述第二半导体材料层上方形成第二掩模。该具体方法还包括蚀刻所述第二栅极电极材料层，以形成位于所述第二半导体材料层上方且与位于所述第一半导体材料层上方的所述锥形的第一栅极电极材料层横向分隔的构图的第二栅极电极材料层，而邻近所述锥形的第一栅极电极材料层没有所述第二栅极电极材料层的残留物。
附图说明
通过以下阐述的具体实施方式，将理解本发明的目的、特征与优点。通过构成本公开的实质部分的附图，将理解具体实施方式，其中：
图1至图13示出一系列示意性截面图，其示例出根据本发明的具体实施例制造CMOS结构时的进展阶段的结果。
具体实施方式
通过下面的说明，将理解本发明，本发明包括制造构图层的方法，该构图层部分地可用作CMOS结构中的栅极电极材料层。通过上述附图，将理解下面的说明。由于附图旨在示例性的目的，因此这些附图不必按比例绘制。
虽然下面的说明描述了在CMOS结构中形成没有残留物的栅极电极材料层的本发明实施例，但是该实施例或本发明都不应受此限制。更准确地说，该实施例与本发明一般旨在在微电子结构中制造无残留构图层。这种无残留构图层所包括的材料包括但不限于：导体材料、半导体材料、以及介电材料。这种无残留构图层可用于微电子制造，其包括但不限于半导体制造、陶瓷衬底制造、以及光电子制造。
图1至图13示出一系列示意性截面图，其示例出根据本发明的具体实施例制造CMOS结构时的进展阶段的结果。本发明的该具体实施例包括本发明的优选实施例。图1示出根据该优选实施例在其制造的早期阶段的CMOS结构的示意性截面图。
图1示出半导体衬底10。掩埋介电层11位于半导体衬底10上。由隔离区域14所分隔的多个表面半导体层12a和12b位于掩埋介电层11上。总体上，半导体衬底10、掩埋介电层11、以及表面半导体层12a和12b包括绝缘体上半导体衬底。
半导体衬底10可包括多种半导体材料中的任何材料。非限制性的实例包括硅、锗、硅锗合金、硅碳合金、硅锗碳合金、以及化合物(即III-V和II-VI)半导体材料。化合物半导体材料的非限制性的实例包括砷化镓、砷化铟、以及磷化铟半导体材料。典型地，半导体衬底10具有常规厚度。
掩埋介电层11可包括多种介电材料中的任何材料。非限制性的实例包括尤其是硅的氧化物、氮化物、以及氮氧化物，但并不排除其它元素的氧化物、氮化物、以及氮氧化物。掩埋介电层11可包括晶体或非晶体介电材料，其中高度优选晶体介电材料。掩埋介电层11可用多种方法中的任何方法形成。非限制性的实例包括离子注入方法、热或等离子体氧化或氮化方法、化学气相沉积方法、以及物理气相沉积方法。典型地，掩埋介电层11包括常规厚度的构成半导体衬底10的半导体材料的氧化物。
表面半导体层12a和12b可包括可构成半导体衬底10的半导体材料中的任何材料。表面半导体层12a和12b以及半导体衬底10可包括在化学组成、掺杂剂浓度以及晶体取向方面相同或不同的半导体材料。典型地，表面半导体层12a和12b具有常规厚度，其可为约5nm至约500nm的范围。优选地，表面半导体层12a包括100硅或硅锗合金半导体材料，其被适当地掺杂，以在其中和其上制造nFET器件。优选地，表面半导体层12b包括110硅或硅锗合金半导体材料，其被适当地掺杂，以在其中和其上制造pFET。然而，前述的晶体取向和掺杂极性并不是对该实施例或对本发明的限制。
图1所示例的半导体结构的绝缘体上半导体衬底部分可利用多种方法中的任何方法制造。非限制性的实例包括层压方法、层转移方法、注氧隔离(SMIOX)方法。
虽然本实施例通过包括半导体衬底10、掩埋介电层11以及表面半导体层12a和12b(优选具有不同晶体取向和掺杂剂极性)的绝缘体上半导体衬底来示例本发明，但是该实施例或本发明都不限于此。相反地，可选地可利用体半导体衬底(其没有掩埋介电层11，而半导体衬底10以及各表面半导体层12a和12b作为团组具有相同的化学成分和相同的晶体取向)来实施本发明。该实施例还更优选预期使用混和取向(HOT)衬底，其在单一半导体衬底内具有多个晶体取向。例如，这种混合取向衬底可因缺少介于表面半导体层12b与基底半导体衬底10之间的掩埋介电层11的部分而形成。在这种情况下，希望表面半导体层12b与基底半导体衬底10包括具有相同晶体取向的相同半导体材料(即，如上所述，用于制造pFET器件的适当掺杂的110硅或硅锗合金材料)。
隔离区域14可包括半导体制造领域中的常规的多种隔离材料中的任何材料。具体的隔离材料的非限制性实例包括氧化硅、氮化硅、以及氮氧化硅隔离材料。还旨在包括前述隔离材料的层压结构或前述隔离材料的复合物作为非限制性实例。隔离材料可利用半导体制造领域中的常规的多种方法中的任何方法形成。非限制性实例包括化学气相沉积方法、等离子体增强的化学气相沉积方法、以及物理气相沉积方法。
图1还示出位于表面半导体层12a和12b以及隔离区域14上的第一栅极介电材料层16。图1最后示出位于第一栅极介电材料层16上的第一栅极电极材料层18。
一般而言，第一栅极介电材料层16可包括多种常规栅极介电材料的任何材料，例如硅的氧化物、氮化物、以及氮氧化物，其具有在真空中测得的约4至约20的较低介电常数。可选地，第一栅极介电材料层16还可包括介电常数为约20到至少约100的通常较高介电常数的介电材料。这种较高介电常数的介电材料包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸钡锶(BSTs)、以及锆酸钛酸铅(PZT)。可使用适于其材料组成的多种方法中的任何方法形成第一栅极介电材料层16。包括但不限于：热或等离子体氧化或氮化方法、化学气相沉积方法以及物理气相沉积方法。典型地，第一栅极介电材料层16包括通常较低介电常数的热氧化硅介电材料，或可选地包括通常较低介电常数的热氮氧化硅介电材料，其一般具有常规为约10至约70埃的厚度，但不一定要在此范围内。
第一栅极电极材料层18可包括栅极电极材料，其包括但不限于：特定的金属、金属合金、金属氮化物和金属硅化物以及其层压结构及其复合物。第一栅极电极材料层18还可包括掺杂的多晶硅和多晶硅锗合金材料(即，每立方厘米具有约1e18至约1e22个掺杂剂原子的掺杂剂浓度)、以及多晶化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，前述材料也可利用多种方法中的任何方法形成。非限制性实例包括自对准硅化(salicide)方法、化学气相沉积方法以及物理气相沉积方法(例如但不限于蒸发方法与溅射方法)。典型地，第一栅极电极材料层18包括掺杂多晶硅材料或掺杂多晶硅锗合金材料，其具有典型为约200至约600埃的常规厚度。
图2示出阻挡掩模20，其覆盖图1的CMOS结构的右侧部分，具体地覆盖表面半导体层12b。阻挡掩模20可包括多种掩模材料中的任何材料，具体典型地包括光致抗蚀剂掩模材料。适于光致抗蚀剂掩模材料的选择包括正性光致抗蚀剂材料、负性光致抗蚀剂材料以及混合光致抗蚀剂材料。通常优选正性光致抗蚀剂材料和负性光致抗蚀剂材料。典型地，阻挡掩模20包括具有常规厚度的正性光致抗蚀剂材料或负性光致抗蚀剂材料。
图3示出使用阻挡掩模20作为蚀刻掩模来蚀刻第一栅极电极材料层18以形成第一栅极电极材料层18’的结果。注意，在该实施例中，当第一栅极电极材料层18被蚀刻以形成第一栅极电极材料层18’时，阻挡掩模20也被蚀刻而形成具有缩减且锥形尺寸的阻挡掩模20’。还应注意，在该实施例中，作为同时蚀刻和锥形化阻挡掩模20以形成阻挡掩模20’的结果，第一栅极电极材料层18’形成为具有端部锥形。
如图3的示意性截面图所示，第一栅极电极材料层18’具体地具有相对于衬底10的平面约30至约80度、优选地约45至约70度的锥形角θ，且在第一栅极电极材料层18’内横向的锥形距离D为约100至约400埃。
在该实施例中，当阻挡掩模20包括光致抗蚀剂材料且第一栅极电极材料层18包括硅或硅锗合金材料时，可用于形成阻挡掩模20’和第一栅极电极材料层18’(各具有图3所示的锥形)的具体蚀刻剂为等离子体蚀刻方法。并不必排除其它的蚀刻方法，但是其它蚀刻方法(例如湿法化学蚀刻方法)在限定适当的选择性蚀刻剂材料成分方面证明是困难的。具体地，这种所希望的等离子体蚀刻方法典型地包括：(1)当形成阻挡掩模20’时，氧、氮或氢组分(以及可选的惰性气体组分)，例如氧、臭氧、氮、一氧化二氮、氧化氮、氢、氨、氩、氦、一氧化碳、或二氧化碳，用于蚀刻和锥形化阻挡掩模20，以及(2)当形成第一栅极电极材料层18’时，卤素组分例如但不限于含氟蚀刻剂气体、含氯蚀刻剂气体、或含溴蚀刻剂气体，用于蚀刻第一栅极电极材料层18。
典型地，这种等离子体蚀刻方法还使用：(1)约5至约100mTorr的反应室压力；(2)约100至约800瓦的源射频功率；(3)约20至约200瓦的偏置(即溅射)功率；(4)每分钟约5至约500标准立方厘米的氧、氮或氢流速；(5)每分钟约5至约100标准立方厘米的含卤素蚀刻剂气体(即，具体地，例如六氟化硫、双原子氯、溴化氢、三氟化氮、四氟化碳、或三氟甲烷蚀刻剂气体)流速；以及(6)每分钟约50至约500标准立方厘米的流速的稀释气体。
图4首先示出从其示意性截面图示于图3的CMOS结构剥离阻挡掩模20’的结果。可使用半导体制造领域中常规的方法和材料剥离阻挡掩模20’。具体地包括湿法化学剥离方法、干法等离子体剥离方法、及其组合的剥离方法。特别希望使用组合的剥离方法，这是因为这种组合剥离方法典型地提供更好的半导体表面准备，以利于对图4所示的CMOS结构进行额外处理。
图4还示出使用第一栅极电极材料层18’作为蚀刻掩模来蚀刻第一栅极介电材料层16的暴露部分而由此形成第一栅极介电材料层16’的结果。可以使用合适的湿法化学蚀刻剂实现前述蚀刻。氢氟酸蚀刻剂尤其适于蚀刻氧化硅栅极介电材料，而磷酸蚀刻剂适于蚀刻氮化硅栅极介电材料。
图5示出在图4的CMOS结构上形成第二栅极介电材料层22的结果。第二栅极介电材料层22位于表面半导体层12a、隔离区域14、第一栅极介电材料层16’以及第一栅极电极材料层18’的暴露部分上。图5还示出位于第二栅极介电材料层22上的第二栅极电极材料层24。图5最后示出位于第二栅极电极材料层24上的帽盖层26。
第二栅极介电材料层22可包括可构成图1所示的第一栅极介电材料层16的多种栅极介电材料中的任何材料。然而，在本实施例中，第二栅极介电材料层22典型地包括与构成第一栅极介电材料层16的栅极介电材料不同的栅极介电材料。在本实施例中，当表面半导体层12a包括用于在其中或其上制造nFET的100硅或硅锗合金半导体材料时，第二栅极介电材料层22典型地包括层压叠层，其包括：(1)具有约5至约10埃的厚度的氧化物或氮氧化物层；而在其上则为(2)较高介电常数的介电材料层，例如但不限于氧化铪材料层或氧化铪硅材料层，其具有约10至约50埃的厚度。
第二栅极电极材料层24可包括选自与构成第一栅极电极材料层18的栅极电极材料所组成的相同群组的栅极电极材料。然而，在本实施例中，第一栅极电极材料层18与第二栅极电极材料层24典型地还包括不同的栅极电极材料。更具体地，当表面半导体层12a包括用于制造nFET的适当掺杂的100晶体取向的硅或硅锗合金半导体材料时，第二栅极电极材料层24典型地包括金属栅极电极材料、金属氮化物栅极电极材料、或金属硅化物栅极电极材料。可用于金属、金属氮化物、或金属硅化物栅极电极的具体金属包括但不限于：钛、钨、钽、铪、钒金属、及其合金。尤其希望的是金属氮化物栅极电极材料，例如氮化钛栅极电极材料。典型地，这种氮化钛栅极电极材料形成第二栅极电极材料层24时，具有约30至约500埃的厚度。
帽盖层26可包括多种帽盖材料中的任何材料，其旨在对其示意性截面图示于图5的CMOS结构进行进一步处理时用以保护第二栅极电极材料层24。一般而言，这种帽盖材料包括各种成分的介电帽盖材料和导电帽盖材料。因为当对其示意性截面图示于图5的CMOS结构进行进一步处理时，导电帽盖材料不一定要被剥离，因此希望使用导电帽盖材料。类似地，为了在对图5所示的CMOS结构进行进一步处理时将更清楚，希望帽盖层26使用硅帽盖材料，例如但不限于非晶硅帽盖材料或多晶硅帽盖材料，其具有约100至约300埃的厚度，但本发明不必受此限制。
图6示出覆盖其示意性截面图示于图5的CMOS结构的左侧部分的阻挡掩模20”。阻挡掩模20”可包括与用于形成图2所示的阻挡掩模20的材料和尺寸类似、等效或相同的材料和尺寸。然而，如图6的示意性截面图所示，该阻挡掩模覆盖CMOS结构的左侧部分而不覆盖CMOS结构的右侧部分。
图7示出使用阻挡掩模20”作为蚀刻掩模来从其示意性截面图示于图6的CMOS结构的右侧部分蚀刻帽盖层26、第二栅极电极材料层24以及第二栅极介电材料层22的结果。使用半导体制造领域中常规的方法和材料进行前述蚀刻。典型地，这种方法和材料包括利用适当蚀刻气体成分(具体地，包括卤素的蚀刻剂气体成分)的各向异性等离子体蚀刻方法。通常不排除各向同性等离子体蚀刻方法。如图7的示意性截面图所示，与图3的示意性截面图相比，当形成帽盖层26’、第二栅极电极材料层24’以及第二栅极介电材料层22’时，从其示意性截面图示于图7的CMOS结构右侧部分蚀刻帽盖层26、第二栅极电极材料层24以及第二栅极介电材料层22时，阻挡掩模20”不会形成锥形。因此，用于蚀刻其示意性截面图示于图6的CMOS结构以提供其示意性截面图示于图7的CMOS结构的等离子体蚀刻方法典型地不考虑并入氧化剂。
本领域技术人员公知，因为第一栅极电极材料层18’具有锥形端部，当蚀刻其示意性截面图示于图6的CMOS结构以提供其示意性截面图示于图7的CMOS结构时，帽盖层26、第二栅极电极材料层24以及第二栅极介电材料层22的未被覆盖部分可完全地被蚀刻，而在第一栅极电极材料层18’上或附近没有其残留物。因为没有残留物使得更容易进一步制造其示意性截面图示于图7的CMOS结构，当对其示意性截面图示于图7的CMOS结构进行进一步制造时，希望没有残留物。具体地，因为为了蚀刻这种残留物周围的材料层而使用等离子体蚀刻方法与材料时不一定容易地蚀刻和去除这种残留物，因此没有残留物使得对其示意性截面图示于图7的CMOS结构进行进一步制造时可提高蚀刻效率。
图8首先示出从其示意性截面图示于图7的CMOS结构剥离阻挡掩模20”的结果。为了部分地提供其示意性截面图示于图8的CMOS结构，可使用与为了部分地提供其示意性截面图示于图4而从其示意性截面图示于图3的CMOS结构的CMOS结构剥离阻挡掩模20’所使用的剥离方法和材料类似、等效、或相同的剥离方法与材料，来从其示意性截面图示于图7的CMOS结构剥离阻挡掩模20”。
图8还示出位于已从其中剥离阻挡掩模20”之后的图7的CMOS结构上的硅材料层28(即通常为辅助栅极电极材料层)。硅材料层28可包括多种类型硅材料中的任何材料，例如但不限于非晶硅材料、多晶硅材料、以及相关的硅锗合金材料。更具体地，硅材料层28包括与用于第一栅极电极材料层18’相同的硅材料，但不一定要与帽盖层26’的硅材料相同。典型地，硅材料层28具有约200至约1000埃的厚度。
图9首先示出位于图8的CMOS结构上、具体地位于硅材料层28上的硬掩模层30。图9还示出位于硬掩模层30上的抗反射涂层32。图9最后示出位于抗反射涂层32上的多个掩模层34a和34b。
硬掩模层30可包括多种硬掩模材料中的任何材料。硬掩模材料的非限制性实例包括氧化物、氮化物、以及氮氧化物，具体地为硅的氧化物、氮化物、以及氮氧化物。然而，并不排除其它材料的氧化物、氮化物、以及氮氧化物。可利用常规方法形成硬掩模材料。具体地包括化学气相沉积方法以及物理气相沉积方法。硬掩模层30可形成为具有常规厚度。
抗反射涂层(ARC)32包括抗反射涂布材料。抗反射涂布材料可包括无机抗反射涂布材料或可选地有机抗反射涂布材料。通常但非排外地，优选包括染料聚合物(dyed polymer)材料的有机抗反射涂布材料。抗反射涂层(ARC)32可形成为具有常规厚度。
掩模层34a和34b可包括多种光致抗蚀剂材料中的任何材料，其构成图3所示的阻挡掩模20或图6所示的阻挡掩模20”。与阻挡掩模20和阻挡掩模20”相比，掩模层34a和34b典型地具有栅极电极制造的常规范围中的较窄线宽。
图10示出使用光致抗蚀剂层34a和34b作为掩模来依次蚀刻抗反射涂层(ARC)32、硬掩模层30、硅材料层28、帽盖层26、以及第一栅极电极材料层18’的结果。前述蚀刻提供对应的抗反射涂层32a和32b、对应的硬掩模层30a和30b、对应的硅材料层28a和28b、对应的帽盖层26a、以及对应的第一栅极电极材料层18b。如图10的示意性截面图所示，前述蚀刻停止于第二栅极电极材料层24’和第一栅极介电材料层16’上。可利用半导体制造领域中常规的方法和材料进行前述蚀刻。与在本实施例中的其它蚀刻方法类似地，典型地利用等离子体蚀刻方法实现前述蚀刻。典型地，当形成前述各层时，等离子体蚀刻方法利用的蚀刻材料适于所蚀刻的各种材料。
图11首先示出从其示意性截面图示于图10的CMOS结构剥离光致抗蚀剂层34a和34b以及抗反射涂层32a和32b的结果。可利用半导体制造领域中常规的方法和材料剥离上述层。再次地，包括但不限于湿法化学蚀刻方法、干法等离子体蚀刻方法、及其组合的蚀刻方法。
图11还示出位于图11的CMOS结构右侧上的阻挡掩模层20’”，具体地，其覆盖硬掩模层30b、硅材料层28b、第一栅极电极材料层18b以及第一栅极介电材料层16’。通常，阻挡掩模20’”与图3所示的阻挡掩模20或图6所示的阻挡掩模20”类似、等效、或相同。
图12首先示出蚀刻第二栅极电极材料层24’和第二栅极介电材料层22’以形成对应的第二栅极电极材料层24a和对应的第二栅极介电材料层22a的结果。使用硬掩模层30a和阻挡掩模20’”作为蚀刻掩模，且还使用对于形成第二栅极电极材料层24’和第二栅极介电材料层22’的材料而言适合的蚀刻剂气体成分，实现前述蚀刻。
图12还示出依次剥离阻挡掩模20’”以及硬掩模层30a和30b的结果。使用与在本实施例中所使用的用于剥离其它阻挡掩模的方法和材料类似、或等效的方法和材料的来剥离阻挡掩模20’”。使用对于硬掩模30a和30b的成分的材料而言适合的蚀刻材料来剥离硬掩模30a和30b。
图13首先示出多个隔离物36，其邻接以下部件的一对相对的侧壁：(1)第二栅极叠层，其包括第一栅极电极材料层18b和硅材料层28b；以及(2)第一栅极叠层，其包括第二栅极介电材料层22a、第二栅极电极材料层24a、帽盖层26a以及硅材料层28a。图13还示出多个源极/漏极区域38，其位于表面半导体层12a和12b内且通过前述第一栅极叠层和前述第二栅极叠层而被分隔。各前述隔离物36和源极/漏极区域38可包括半导体制造领域中常规的材料，具有半导体制造领域中常规的尺寸，并利用半导体制造领域中常规的方法形成。
隔离物36可包括隔离物材料，其包括但不限于导体隔离物材料和介电隔离物材料。导体隔离物材料较不常用，但确是公知的。介电隔离物材料更为常用。可利用与在本实施例中用于形成其它介电层的方法类似、等效或相同的方法形成介电隔离物材料。通过利用均厚(blanket)层沉积与各向异性回蚀刻方法，隔离物36还形成为具有与众不同的向内指向的隔离物形状。
源极/漏极区域38包括适当极性的常规掺杂剂。本领域技术人员公知，使用两步离子注入方法形成源极/漏极区域38。在该方法中，第一离子注入工艺步骤使用没有隔离物36的上述栅极叠层作为掩模，以形成多个延伸区，每个延伸区在特定的隔离物36下延伸(在平面视图中，其因而旨在环绕特定的栅极叠层)。第二离子注入工艺步骤使用栅极叠层以及隔离物36作为掩模，以形成源极/漏极区域38的较大的接触区域部分，同时并入延伸区。源极/漏极区域38中的延伸区可在特定情况下比与源极/漏极区域38接触的区域更轻掺杂，然而这样不同的掺杂浓度并非本实施例或本发明的要件。
图13最后示出位于暴露的含硅表面上的多个硅化物层40，该含硅表面包括：(1)在晶体管T1而非晶体管T2中的源极/漏极区域38；以及(2)硅材料层28a和28b。硅化物层40可包括多种硅化物形成金属中的任何材料。候选硅化物形成金属的非限制性实例包括：镍、钴、钛、钨、铒、镱、铂、以及钒的硅化物形成金属。镍与钴的硅化物形成金属尤为常用。典型地，利用自对准硅化方法形成硅化物层40。自对准硅化方法包括：(1)在形成隔离物36和源极/漏极区域38之后，在图12的半导体结构上形成均厚硅化物形成金属层；(2)热退火硅表面与其接触的均厚硅化物形成金属层，以选择性形成硅化物层40，而在例如隔离物38上留下未反应的金属硅化物形成金属层；以及(3)从例如隔离物38，选择性剥离硅化物形成金属层的未反应的部分。典型地，硅化物层40包括镍铂合金硅化物材料或硅化钴材料，其具有约50至约200埃的厚度。
图13示例出根据本发明实施例的CMOS结构。该CMOS结构包括作为nFET的第一晶体管T1。第一晶体管T1优选使用如下部件制成：(1)表面半导体层12a，其包括100硅或硅锗合金半导体材料；(2)第二栅极介电材料层22a，其一般包括较高介电常数的介电材料；以及(3)第二栅极电极材料层24a，其包括金属材料，以及位于其上的包括硅材料的帽盖层26a和进一步位于帽盖层26a上的硅材料层28a。该CMOS结构包括作为pFET的第二晶体管T2。第二晶体管T2优选使用如下部件制成：(1)表面半导体层12b，其包括110硅或硅锗合金半导体材料；(2)第一栅极介电材料层16’，其一般包括较低介电常数的介电材料；以及(3)第一栅极电极材料层18b，其包括硅或硅锗合金材料，且硅材料层28b位于其上。因此，其示意性截面图示于图13的CMOS结构使用不同的半导体沟道材料(包括晶体取向)、栅极介电材料以及栅极电极材料，以使nFET晶体管T1和pFET晶体管T2的性能最优化。
当制造其示意性截面图示于图13的CMOS结构时，由其形成第一栅极电极材料层18b的第一栅极电极材料层18(即图1)最初被构图为具有锥形端部，以形成第一栅极电极材料层18’(即图3)。由于当从第一栅极电极材料层18’上蚀刻由其形成第二栅极电极材料层24a的第二栅极电极材料层24时，第一栅极电极材料层18’附近没有留下第二栅极电极材料层24的残留物，因此希望具有锥形端部。当制造图13的CMOS结构时希望没有这样的残留物，这是因为，如果存在有这种不想要的残留物，会阻碍图13的CMOS结构的有效制造。
本发明的优选实施例用于示例本发明而非限制本发明。可以对根据优选实施例的半导体结构的材料、结构以及尺寸进行修正或修改，而仍提供根据本发明、进一步地根据所附权利要求的用于制造构图层的方法。

Claims (31)

1.一种形成构图层的方法，包括：
在位于衬底上方的目标层上方形成掩模层；以及
使用所述掩模层作为蚀刻掩模来蚀刻所述目标层，以提供位于所述衬底上方的锥形目标层，所述锥形目标层具有相对于所述衬底的平面的从约30度至约80度的端部锥形。
2.根据权利要求1的方法，其中所述目标层包括选自导体材料、半导体材料以及介电材料的材料。
3.根据权利要求1的方法，其中所述目标层包括栅极电极材料。
4.根据权利要求3的方法，其中所述栅极电极材料包括硅材料。
5.根据权利要求1的方法，其中所述掩模层包括光致抗蚀剂材料。
6.根据权利要求1的方法，其中所述蚀刻所述目标层还提供锥形掩模层。
7.一种形成微电子结构的方法，包括：
在位于衬底上方的目标层上方形成掩模层；
使用所述掩模层作为蚀刻掩模且使用第一蚀刻方法来蚀刻所述目标层，以形成位于所述衬底上方的锥形目标层；
从所述锥形目标层剥离所述掩模层；
在所述锥形目标层上方形成额外目标层，且在所述额外目标层上方形成额外掩模层；以及
使用所述额外掩模层作为蚀刻掩模层且使用第二蚀刻方法来从所述锥形目标层上方蚀刻所述额外目标层，以在所述衬底上方形成与所述锥形目标层横向分隔的构图的额外目标层，而邻近所述锥形目标层没有额外目标层的残留物。
8.根据权利要求7的方法，其中所述锥形目标层具有相对于所述衬底的平面的从约30度至约80度的端部锥形。
9.根据权利要求7的方法，其中所述目标层包括选自导体材料、半导体材料以及介电材料的目标材料。
10.根据权利要求7的方法，其中所述额外目标层包括选自导体材料、半导体材料以及介电材料的分隔目标材料。
11.根据权利要求7的方法，其中所述目标层包括硅栅极电极材料。
12.根据权利要求7的方法，其中所述额外目标层包括金属栅极电极材料。
13.根据权利要求7的方法，其中所述掩模层和所述额外掩模层均包括光致抗蚀剂材料。
14.根据权利要求13的方法，其中所述第一蚀刻方法提供锥形掩模层，而所述第二蚀刻方法不提供额外的锥形第二掩模层。
15.根据权利要求14的方法，其中所述第一蚀刻方法包括氧化剂，而所述第二蚀刻方法不包括氧化剂。
16.一种制造CMOS结构的方法，包括：
在位于半导体衬底上方的第一栅极电极材料层上方形成第一掩模；
使用所述第一掩模作为蚀刻掩模来蚀刻所述第一栅极电极材料层，以形成位于所述半导体衬底上方的锥形的第一栅极电极材料层；
从所述锥形的第一栅极电极材料层剥离所述第一掩模；
在所述锥形的第一栅极电极材料层上方形成第二栅极电极材料层，且在所述第二栅极电极材料层上方形成第二掩模；以及
蚀刻所述第二栅极电极材料层，以形成与所述锥形的第一栅极电极材料层横向分隔的构图的第二栅极电极材料层，而邻近所述锥形的第一栅极电极材料层没有所述第二栅极电极材料层的残留物。
17.根据权利要求16的方法，其中所述锥形的第一栅极电极材料层具有从约30度至约80度的端部锥形。
18.根据权利要求16的方法，所述第一栅极电极材料层包括硅栅极电极材料。
19.根据权利要求16的方法，其中所述第二栅极电极材料层包括金属栅极电极材料。
20.根据权利要求16的方法，其中所述蚀刻所述第一栅极电极材料层使用包括氧化剂的第一蚀刻剂，以由所述第一掩模提供锥形的第一掩模。
21.根据权利要求17的方法，其中所述蚀刻所述第二栅极电极材料层使用不包括氧化剂的第二蚀刻剂，以不由所述第二掩模形成锥形的第二掩模。
22.一种制造CMOS结构的方法，包括：
在位于半导体衬底中的第一半导体材料层上方的第一栅极电极材料层上方形成第一掩模；
使用所述第一掩模作为蚀刻掩模来蚀刻所述第一栅极电极材料层，以形成位于所述第一半导体材料层上方的锥形的第一栅极电极材料层；
从所述锥形的第一栅极电极材料层剥离所述第一掩模；
在所述锥形的第一栅极电极材料层上方以及所述半导体衬底中的不同的第二半导体材料层上方形成不同的第二栅极电极材料层，并在所述第二栅极电极材料层和所述第二半导体材料层上方形成第二掩模；以及
蚀刻所述第二栅极电极材料层，以形成位于所述第二半导体材料层上方且与位于所述第一半导体材料层上方的所述锥形的第一栅极电极材料层横向分隔的构图的第二栅极电极材料层，而邻近所述锥形的第一栅极电极材料层没有所述第二栅极电极材料层的残留物。
23.根据权利要求22的方法，其中所述锥形的第一栅极电极材料层具有从约30度至约80度的端部锥形。
24.根据权利要求22的方法，所述第一栅极电极材料层包括硅栅极电极材料。
25.根据权利要求22的方法，其中所述第二栅极电极材料层包括金属栅极电极材料。
26.根据权利要求22的方法，其中所述蚀刻所述第一栅极电极材料层使用包括氧化剂的第一蚀刻剂，以由所述第一掩模提供锥形的第一掩模。
27.根据权利要求22的方法，其中所述蚀刻所述第二栅极电极材料层使用不包括氧化剂的第二蚀刻剂，以不由所述第二掩模形成锥形的第二掩模。
28.根据权利要求22的方法，其中所述形成所述第一掩模还包括形成插入在所述第一半导体材料层与所述第一栅极电极材料层之间的第一栅极介电材料层。
29.根据权利要求28的方法，其中：
所述第一半导体材料层包括110硅或硅锗合金半导体材料；
所述第一栅极介电材料层包括相对低介电常数的栅极介电材料；以及
所述第一栅极电极材料层包括硅或硅锗合金栅极电极材料。
30.根据权利要求22的方法，其中所述形成所述第二掩模还包括形成插入在所述第二半导体材料层与所述第二栅极电极材料层之间的第二栅极电极材料层。
31.根据权利要求30的方法，其中：
所述第二半导体材料层包括100硅或硅锗合金半导体材料；
所述第二栅极介电材料层包括相对高介电常数的栅极介电材料；以及
所述第二栅极电极材料层包括金属栅极电极材料。
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