CN101847588B

CN101847588B - 半导体工艺

Info

Publication number: CN101847588B
Application number: CN2010101431849A
Authority: CN
Inventors: 吴文进; 杨固峰; 邱文智
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2009-03-27
Filing date: 2010-03-29
Publication date: 2012-05-09
Anticipated expiration: 2030-03-29
Also published as: CN101847588A

Abstract

本发明公开一种半导体工艺，包括在以一保护层进行封胶的薄化晶片的边缘处形成一支撑结构。支撑结构可为围绕保护层的一粘着层、埋入于薄化晶片并围绕保护层的填有介电材料的沟槽、或是固定薄化晶片边缘的外罩。

Description

半导体工艺

技术领域

本发明涉及一种半导体装置的制作，特别涉及一种半导体装置制造期间处理(handle)薄晶片的方法。

背景技术

由于各个电子部件(即，晶体管、二极管、电阻、电容等等)的集积度(integration density)持续不断的改进，使半导体业持续的快速成长发展。主要来说，集积度的改进来自于最小特征尺寸(minimum feature size)不断缩小而容许更多的部件整合至既有的芯片面积内。因此创造出三维集成电路(three-dimensional integrated circuit，3DIC)来解决装置数量增加时，存在于装置之间内连线长度及数量的限制因素。晶粒对晶片(die to wafer)叠置接合为形成3DIC的一种方式，其中一或一个以上的晶粒接合至一晶片上，而晶粒的尺寸可小于晶片上的芯片(chip)。为了减少半导体封装的厚度、增加芯片的速度，以及高密度元件制作，因而致力于缩减半导体晶片的厚度。厚度缩减即为对背向于半导体晶片中含有电路图案(pattern-formed circuity)的表面(其上通常贴附一载板来协助晶片的处理)进行所谓的晶背研磨。由于薄化的晶片强度不足且较容易发生变形，例如弯曲(bending)及/或翘曲(warping)，因此在利用切割工艺使晶片分割成个别的芯片封装之前，晶片表面先以成型材料(molding compound)进行封胶(例如，热固型环氧树脂)。然而，在从载板移除具有背侧金属化的晶片以及进行后续工艺期间，容易产生机械性损害，例如晶片破裂或边缘碎落。传统成型工艺中晶片边缘会保留2-3毫米(mm)做为支撑之用，然而从薄化晶片移除载板之后，晶片边缘将会露出，使晶片在后续切割工艺及相关处理期间容易发生破裂、破片(chipping)及/或受到腐蚀环境影响。

基于上述理由及其他理由，有必要寻求一种薄化晶片的处理方法，以防止传统成型工艺中的缺点。

发明内容

在本发明一实施例中，一种半导体工艺，包括：提供一晶片，其具有一第一表面及与其相对的一第二表面；将晶片的第一表面贴合至一载板，以露出晶片的第二表面；从第二表面薄化该晶片，以形成一薄化晶片；将多个晶粒贴合至薄化晶片上；以一保护层对薄化晶片及晶粒进行封胶，而在薄化晶片的边缘保留一未覆盖区；在薄化晶片的边缘的未覆盖区上形成一支撑结构；以及从薄化晶片移除该载板。

本发明另一实施例中，一种半导体工艺，包括：提供一晶片，其具有一第一表面、与第一表面相对的一第二表面、及定义于第一表面上的一边缘区域；在晶片的第一表面的边缘区域形成一沟槽；在沟槽内填入一介电材料，以形成一支撑结构；将晶片的第一表面贴合至一载板，以露出晶片的第二表面；从第二表面薄化该晶片，以形成一薄化晶片并露出支撑结构的一端点；将多个晶粒贴合至薄化晶片上；以一保护层对薄化晶片及晶粒进行封胶，而露出至少一部分的支撑结构的露出端点；以及从薄化晶片移除载板。

附图说明

图1A至图1G图示出根据一实施例的用于处理薄晶片的边缘密封方法。

图2A至图2C图示出根据一实施例的具有通孔电极的晶片的处理方法。

图3A至图3G图示出根据一实施例的用于处理薄晶片的晶片边缘预处理。

图4A至图4G图示出根据另一实施例的用于处理薄晶片的晶片边缘预处理。

图5A至图5E图示出根据一实施例的用于处理薄晶片的边缘保护方法。

并且，上述附图中的附图标记说明如下：

10～晶片；

10”～薄化晶片；

10a、14a～第一表面；

10b、14b～第二表面；

10b”～露出表面；

11～半导体基底；

11a～前表面；

11b、11b”～背表面；

12～载板；

12b、32～底部；

14～晶粒；

16～保护层；

17～未覆盖区；

18～支撑层/结构；

20～胶带；

22、22”～沟槽；

24、24”、24a、24a”～支撑结构；

30～外罩；

32a～凹部；

34～周围壁部；

40～通孔电极；

40a～端点；

42～接垫；

44～导电结构；

D1、D2～直径；

W～宽度。

具体实施方式

在以下说明中，提出了许多特定细节部分，以充分了解本发明。然而，任何本领域普通技术人员将会了解本发明能够在没有这些特定细节情形下实行。在一些范例中，并未详述习知结构及工艺，以避免使本发明产生不必要的混淆。

本说明书全文中所提及关于″一实施例″的意思是指有关于本实施例中所提及特定的特征(feature)、结构、或特色包含于本发明的至少一实施例中。因此，本说明书全文中各处所出现的″在一实施例中″用语所指的并不全然表示为相同的实施例。再者，特定的特征、结构、或特色能以任何适当方式而与一或多个实施例作结合。可以理解的是以下的图式并未依照比例图示，而仅仅提供说明之用。

此处，图1A至图1G的剖面示意图图示出根据一实施例的用于处理薄晶片的边缘密封方法。

图1A为一实施例的一晶片10通过一粘着层而贴附于一载板12的剖面示意图。提供一晶片10，其上具有多个半导体芯片。晶片10包括一半导体基底，例如硅、砷化锗、白水晶(rock crystal)晶片、蓝宝石、玻璃等等。晶片10具有第一表面10a及与其相对的第二表面10b。在第一表面10a上，形成有集成电路，其包括有源(active)及无源(passive)装置，例如晶体管、电阻、电容等等，且连接至接垫及/或其他内连线结构。一粘着层形成于第一表面10a上，接着一载板12与粘着层接合，以在后续工艺中能较容易地处理晶片10。尽管如此，载板12也可以具有一对应的粘着表面。载板12由可移除或可溶解的材料所构成，例如玻璃、金属、陶瓷、高分子(polymer)、硅等等。

在一实施例中，晶片10包括3DIC应用中所使用的多个硅通孔电极(through silicon via，TSV)。如图2A所示，一晶片10包括一半导体基底11，其具有一前表面11a及一背表面11b，其中集成电路及内连线结构形成于前表面11a上，且多个通孔电极40穿过至少一部分的半导体基底11。通孔电极40为填充金属的插塞且自前表面11a朝背表面11b延伸置一既定深度。通孔电极40可电性连接至内连线结构上方的接垫42。通孔电极40于制作″第一层位内连线(first-level interconnection)″(其表示位于接触窗结构及晶体管上方的最底层金属层间介电(inter-metal dielectric，IMD)层中最底层金属图案层)之前进行。另外，金属填充通孔工艺也可在制作内连线结构之后进行。

图1B为晶片10进行晶片薄化工艺的剖面示意图。在被贴附至载板12之后，晶片10可对其无结构区(第二表面10b)进行加工置所需的最终厚度。举例来说，可通过磨削(grinding)、蚀刻及/或磨抛的方式来进行而形成具有既定厚度(取决于半导体封装使用目的)的薄化晶片10”。在一实施例中，晶片10薄化至约5微米(μm)至50微米的厚度。在另一实施例中，晶片10薄化至约50微米至180微米的厚度。在提供具有通孔电极40的晶片40的一实施例中，进行晶片薄化工艺之后，通孔电极40的一端点40a露出及/或突出于半导体基底11的背表面11b，如图2B所示。

图1C为多个晶粒14接合至薄化晶片10”而形成晶粒对晶片叠置结构的剖面示意图。在薄化晶片10”的露出表面10b”上形成背侧金属化，包括电性连接及/或其它结构。接着，晶粒14接合至薄化晶片10”上，其中接合方法包括一般所使用的方法，例如氧化层对氧化层接合、氧化层对硅层接合、铜对铜接合、粘着接等等。晶粒14可包括存储器芯片、射频(radio frequency，RF)芯片、逻辑芯片、或其他芯片。每一晶粒14具有第一表面14a及第二表面14b，且集成电路形成于第一表面14a上。在一实施例中，晶粒14的第一表面14a接合至薄化晶片10”的露出表面10b”上。在一实施例中，晶粒14的第二表面14b接合至接合至薄化晶片10”的露出表面10b”上。在提供具有通孔电极40的晶片40的一实施例中，导电结构44，例如焊料凸块(solderbump)形成于通孔电极40的露出端点40a，以接合至晶粒14的第二表面14b及第一表面14a，如图2C所示。导电结构44也包括重布局(redistribution)层及接垫，其可在形成焊料凸块之前，形成于薄化晶片10”的露出表面10b”。

图1D为晶粒对晶片叠置结构进行成型(molding)工艺的剖面示意图。一保护层16，例如成型材料，涂覆于晶粒对晶片叠置结构上，且填入相邻的晶粒14之间的空间，但在薄化晶片10”的边缘保留一未覆盖区17作为成型工艺的支撑区。在一实施例中，未覆盖区17为位于薄化晶片10”的边缘约2至3毫米(mm)的环型区。保护层16由固化材料所构成，例如高分子材料、树脂材料、聚酰亚胺(polyimide)、氧化硅、环氧化物、苯并环丁烯(benzocyclobutene，BCB)、Silk^TM(陶式化学公司(Dow Chemical))、或其组合。成型工艺包括射出成型、压缩成型、钢板印刷、旋转涂布或是未来所发展的成型工艺。在涂覆保护层16之后，进行固化或烘烤步骤，以凝固保护层材料。为了避免在后续卸离(detaching)工艺中薄化晶片10”的损害，支撑结构18形成于薄化晶片10”的边缘的未覆盖区17上，如图1E所示。支撑结构18覆盖至少一部分的未覆盖区17，以围住保护层16。在一实施例中，支撑层18填入未覆盖区17，以密封住薄化晶片10”的边缘。支撑层18的形成高度可相同于保护层16。支撑层18可由粘着材料或介电材料所构成，例如利用射出、印刷、涂布或未来发展出的沉积工艺所形成的高分子材料、树脂材料、聚酰亚胺、环氧化物、旋涂玻璃(spin-on glass，SOG)、或其组合。

请参照图1F，通常在完成晶片级测试之后，一胶带(tape)20粘贴于保护层16的顶部。胶带20，例如一背磨(backside grinding，BG)胶带是通过在聚对苯二甲二乙酯(polyethylene terephthalate，PET)或聚乙烯(polyethylene，PE)薄膜上涂覆紫外线(UV)固化式压克力树脂(acrylic resin)而形成。也可使用由聚酰亚胺树脂(光敏性或抗光敏性)所构成的阻剂(resist)薄膜。

图1G图示出自载板12卸离晶粒对晶片叠置结构以露出薄化晶片10”的第一表面10a的剖面示意图。举例来说，利用溶剂、紫外线照射、或拉脱(pulledoff)方式来进行卸离工艺。使用溶剂或化学剥除剂可溶解粘着层而拆离晶片一载板叠置结构。再者，个别半导体芯片的外部接触点(例如，焊料凸块、含铜凸块或其组合)可形成于薄化晶片10”的第一表面10a上，用以接合至电极(electrical terminal)，该处接着以一般方式沿切割线进行切割，以分离封胶后(encapsulated)的晶粒对晶片叠置结构而形成个别的半导体封装体。在切割之后，叠置芯片可通过异向导电连接膜(anisotropically conductiveconnection film)而组装于IC卡上。

图3A至图3G图示出根据一实施例的用于处理薄晶片的晶片边缘预处理。此处省略说明相同或相似于图1A至图1G及图2A至图2C中已叙述的部分。

图3A为一实施例的具有多个半导体芯片的晶片10的剖面示意图。晶片10具有第一表面10a及与其相对的第二表面10b。集成电路形成于第一表面10a上，以连接至接垫及/或其他内连线结构。为了防止后续卸离工艺引起损害，在晶片10的边缘形成一沟槽22，如图3B所示，接着再填入介电材料而形成支撑结构24，如图3C所示。一载板12接合至第一表面10a上的粘着材料层，以在后续薄化工艺中较容易处理晶片10。沟槽22穿过至少一部分的第一表面10a的边缘区域，向下至半导体基底的一既定深度。晶片10的边缘区域具有一宽度W，其从晶片10的边缘算起且等于或小于10毫米。举例来说，宽度W约为2至3毫米。沟槽22具有一直径D1大于0.1厘米。在一实施例中，沟槽22形成于边缘区域内且直径D1约为1至2毫米。沟槽22延伸至半导体基底，且深度可大于50微米(um)。在一实施例中，沟槽22为一环型开口且邻近于晶片10的边缘。支撑结构24的介电材料可由高分子材料、树脂材料、聚酰亚胺、环氧化物、旋涂玻璃(SOG)、或其组合所构成。

在贴合至载板12之后，对晶片10的第二表面10b进行晶片薄化工艺至一所需厚度，如图3D所示，其中支撑结构24”也薄化至露出为止。之后，多个晶粒14接合至薄化晶片10”，且在成型工艺中，一保护层16形成于晶粒对晶片叠置结构上，如图3E所示。其在薄化晶片10”的边缘保留一未覆盖区17作为成型工艺的支撑区。未覆盖区17露出至少一部分的支撑结构24”。在一实施例中，保护层16不覆盖支撑结构24”。在一实施例中，保护层16覆盖一部分的支撑结构24”。以上所述的晶片边缘预处理可用来处理具有通孔电极40的晶片10(如图2A至图2C所示)。

图4A至图4G图示出根据另一实施例的用于处理薄晶片的晶片边缘预处理。此处省略说明相同或相似于图3A至图3G中已叙述的部分。相较之下，图4B中形成于晶片边缘的沟槽22”具有一直径D2，其大体上相等于第一表面10a的边缘区域的宽度W。在一实施例中，沟槽22”的直径D2约为2至3毫米。将介电材料填入沟槽22”之后，可在晶片10的边缘形成支撑结构24a。在后续晶片薄化工艺中，支撑结构24a也因向下薄化而露出，因而在薄化晶片10”的露出表面10b”的边缘形成一环型物，如图4D所示。在成型工艺中，保护层16涂覆于晶粒对晶片叠置结构上，且填入相邻晶粒14之间存在的空间，但在薄化晶片10”的边缘保留一未覆盖区17作为成型工艺的支撑区。未覆盖区17露出至少一部分的支撑结构24a”。在一实施例中，保护层16不覆盖支撑结构24a”。在一实施例中，保护层16覆盖一部分的支撑结构24a”。

图5A至图5E图示出根据一实施例的用于处理薄晶片的边缘保护方法。此处省略说明相同或相似于图1A至图1G中已叙述的部分。相较之下，在形成晶粒对晶片叠置结构之后，提供一外罩30，用以作为后续成型工艺的支撑，如图5D所示。外罩30包括一底部32，而一周围壁部34自底部32向上延伸而定义出一凹部32a。通过胶粘(gluing)或贴胶(taping)方式将载板12底部贴合至底部32，以将晶粒对晶片叠置结构固定于外罩30。在一实施例中，凹部32a具有一平底区域，其大体上相等于载板12底部区域，因此薄化晶片10”的边缘被固定于周围壁部34。外罩30可为一刚性体或弹性体且由铜、铝、塑胶、橡胶、纸、硬纸板等等所构成。之后，对被外罩30所支撑的晶粒对晶片叠置结构进行成型工艺，如图5E所示，其中一保护层16可覆盖薄化晶片10”的边缘而不用保留一未覆盖区，原因在于周围壁部34可作为成型工艺中处理薄化晶片及后续卸离工艺的支撑。

以上的详细说明中，本发明对照其特定实施例作说明。然而，很清楚的是在不脱离本发明的精神和范围内，当可作出各种更动、结构、工艺及改变，如权利要求所述。因此，说明书及附图用于范例说明而不是用以限定本发明。可以理解的是本发明能够使用其他不同的组合与环境，且能够在此处所表达的发明概念范围内作改变与更动。

Claims

1.一种半导体工艺，包括：

提供一晶片，其具有一第一表面及与其相对的一第二表面；

将该晶片的该第一表面贴合至一载板，以露出该晶片的该第二表面；

从该第二表面薄化该晶片，以形成一薄化晶片；

将多个晶粒贴合至该薄化晶片上；

以一保护层对该薄化晶片及所述多个晶粒进行封胶，而在该薄化晶片的边缘保留一未覆盖区；

在该薄化晶片的边缘的该未覆盖区上形成一支撑结构；以及

从该薄化晶片移除该载板。

2.如权利要求1所述的半导体工艺，其中该支撑结构为围绕该保护层的环型物。

3.如权利要求1所述的半导体工艺，其中该支撑结构填入该未覆盖区，以覆盖该薄化晶片的边缘。

4.如权利要求1所述的半导体工艺，其中该支撑结构为一粘着材料层。

5.如权利要求1所述的半导体工艺，其中该支撑结构包括高分子材料、树脂材料、聚酰亚胺、环氧化物、旋涂玻璃、或其组合。

6.如权利要求1所述的半导体工艺，其中该保护层包括由成型工艺所形成的高分子材料。

7.如权利要求1所述的半导体工艺，还包括在从该薄化晶片移除该载板之前，在该保护层的顶部形成一胶带。

8.如权利要求1所述的半导体工艺，其中该晶片包括：

一半导体基底，具有一前表面邻近该晶片的该第一表面，且具有一背表面邻近该晶片的该第二表面；

一填有导电材料的通孔电极，穿过至少一部分的该半导体基底；以及

多个集成电路，形成于该半导体基底的该前表面。

9.如权利要求8所述的半导体工艺，其中在从该第二表面薄化该晶片之后，该通孔电极的一端点露出于该半导体基底的该背表面。

10.如权利要求9所述的半导体工艺，还包括在将所述多个晶粒贴合至该薄化晶片上之前，在该通孔电极的该露出端点上形成一导电结构。

11.一种半导体工艺，包括：

提供一晶片，其具有一第一表面、与该第一表面相对的一第二表面、及定义于该第一表面上的一边缘区域；

在该晶片的该第一表面的该边缘区域形成一沟槽；

在该沟槽内填入一介电材料，以形成一支撑结构；

从该第二表面薄化该晶片，以形成一薄化晶片并露出该支撑结构的一端点；

将多个晶粒贴合至该薄化晶片上；

以一保护层对该薄化晶片及所述多个晶粒进行封胶，而露出至少一部分的该支撑结构的该露出端点；以及

从该薄化晶片移除该载板。

12.如权利要求11所述的半导体工艺，其中该支撑结构为围绕该保护层的环型物。

13.如权利要求11所述的半导体工艺，其中该支撑结构包括高分子材料、树脂材料、聚酰亚胺、环氧化物、旋涂玻璃、或其组合。

14.如权利要求11所述的半导体工艺，其中定义于该晶片的该第一表面上的该边缘区域具有一宽度等于或小于10毫米，且该沟槽具有一直径大于0.1厘米。

15.如权利要求14所述的半导体工艺，其中该边缘区域的该宽度等于该沟槽的该直径。

16.如权利要求11所述的半导体工艺，其中该保护层包括由成型工艺所形成的高分子材料。

17.如权利要求11所述的半导体工艺，还包括在从该薄化晶片移除该载板之前，在该保护层的顶部形成一胶带。

18.如权利要求11所述的半导体工艺，其中该晶片包括：

多个集成电路，形成于该半导体基底的该前表面。

19.如权利要求18所述的半导体工艺，其中在从该第二表面薄化该晶片之后，该通孔电极的一端点露出于该半导体基底的该背表面。

20.如权利要求19所述的半导体工艺，还包括在将所述多个晶粒贴合至该薄化晶片上之前，在该通孔电极的该露出端点上形成一导电结构。