CN101770986B

CN101770986B - 降低栅极漏电流并控制启始电压偏移量的方法及装置

Info

Publication number: CN101770986B
Application number: CN200810190273.1A
Authority: CN
Inventors: 林建良; 王俞仁; 高武群; 李映萱; 颜英伟; 詹书俨
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2008-12-30
Filing date: 2008-12-30
Publication date: 2014-03-12
Anticipated expiration: 2028-12-30
Also published as: CN101770986A

Abstract

本发明有关一种降低栅极漏电流并控制启始电压偏移量的方法和一种互补式金属氧化物半导体装置，该方法在基底上的P型金属氧化物半导体(PMOS)区及N型金属氧化物半导体(NMOS)区进行第一离子注入工艺，以于栅极介电层内或半导体基底内植入氟离子、碳离子、或此二者；及在基底上的NMOS区进行第二离子注入工艺，此时将PMOS区以掩模层覆盖，仅于NMOS区的栅极介电层内或半导体基底内植入氟离子、碳离子、或此二者。如此，PMOS区及NMOS区所得到的注入剂量可不相同，而可补偿等效氧化层厚度不同所引起的负作用，并解决Vt偏移问题。

Description

降低栅极漏电流并控制启始电压偏移量的方法及装置

技术领域

本发明有关一种互补式金属氧化物半导体(complementarymetal-oxide-semiconductor，CMOS)装置技术，特别是有关一种降低互补式金属氧化物半导体装置的栅极漏电流并控制启始电压(threshold voltage，Vt)偏移量(shift)的方法，及利用此方法所制得的互补式金属氧化物半导体装置。

背景技术

随着MOS(metal-oxide-semiconductor，MOS)装置小型化，栅极介电层已缩小许多，但当栅极介电层厚度一直在变薄时，其栅极漏电流却有增加的趋势。因此，发展出藉由去偶合等离子体氮化(decoupled plasma nitridation，DPN)处理而在SiON栅极介电层增加氮化物含量的技术，可制得薄而且具低漏电流的栅极介电层。换言之，可利用DPN处理以增进超薄栅极介电层的坚实性，不但可更有效地减少栅极的漏电流，亦能提供较佳的硼阻断功能。但是，SiON栅极介电层的高氮化物含量，会使得N型MOS(NMOS)或P型MOS(PMOS)晶体管的Vt严重偏移。为抑制此Vt的偏移，曾有许多解决方法提出，例如，在沉积多晶硅栅极之后，藉由进行注入工艺植入氟离子，以抑制Vt的偏移。

在其他方面，美国专利第6,358,865号则揭示一种将氟植入硅晶格中，再进行氧化，例如利用热氧化工艺，以形成氧化区，例如场氧化区(field oxideregion)。氧化区的成长可依氟的植入的量、植入深度、及植入能量而定，因此控制此等因素则可获得所欲的氧化区的厚度。进一步，将具有氟植入的区域与没有氟植入的区域一起进行氧化，同时形成氧化区，如此，可同时获得厚度不同的氧化区，例如有氟植入的区域生成厚度厚的氧化区，可做为场氧化区；而栅极氧化层的预定区并不植入氟，同时生成的薄的氧化层。其并未讨论与降低栅极漏电流或注入氟以抑制Vt偏移的相关议题。

虽然习知进行注入工艺植入氟离子，以抑制Vt的偏移，但是，本发明的发明人发现此方法引起新的问题，即，PMOS晶体管的栅极介电层的等效氧化层厚度(equivalent oxide thickness，EOT)与NMOS晶体管的栅极介电层的等效氧化层厚度的间的差异，会随着氟离子植入的量的增加而增加。因此，仍需一种新颖的方法以降低栅极漏电流及控制Vt，特别是在45nm节点或更小的技术领域中更是需要。

发明内容

本发明的主要目的是提供一种降低栅极漏电流并控制Vt偏移量的方法，可有效降低因极薄的栅极介电层所可能导致的栅极漏电流，并抑制因栅极介电层氮化所导致的Vt偏移，同时可解决PMOS晶体管与NMOS晶体管的等效氧化层厚度差异的问题。

依据本发明的降低栅极漏电流并控制Vt偏移量的方法，包含有下述步骤。首先，提供一半导体基底，半导体基底具有一PMOS区及一NMOS区。于半导体基底上形成一栅极介电层。于栅极介电层上形成一栅极材料层。进行一第一离子注入工艺，以于PMOS区与NMOS区的栅极介电层内或半导体基底内植入选自氟离子及碳离子所组成的组群的至少一者。形成一掩模层覆盖PMOS区，而进行一第二离子注入工艺，以于NMOS区的栅极介电层内或半导体基底内植入选自氟离子及碳离子所组成的组群的至少一者。

依据本发明的另一方面，提供一种互补式金属氧化物半导体装置，其包含有：一半导体基底，其具有一PMOS区及一NMOS区；一第一栅极介电层及一第二栅极介电层分别位于PMOS区及NMOS区的半导体基底上；及一第一栅极结构及一第二栅极结构分别位于第一栅极介电层及第二栅极介电层上；其中，第一栅极介电层及其下方的半导体基底一起包含有一第一浓度的一第一杂质，第二栅极介电层及其下方的半导体基底一起包含有一第二浓度的一第二杂质，第一杂质与第二杂质各独立的选自氟离子及碳离子所组成的组群的至少一者，及第一浓度与第二浓度不相同。

本发明的特征在于PMOS区及NMOS区上同时进行一次的注入工艺，再仅于NMOS区上进行第二次注入工艺，如此，PMOS区及NMOS区所得到的注入剂量即不相同，使得NMOS区的注入剂量大于PMOS区的注入剂量，因此，在制造具低漏电流或没有漏电流的CMOS时，在解决栅极氧化层的DPN处理所致的Vt偏移问题的同时，能对NMOS晶体管与PMOS晶体管的等效氧化层厚度差异提供补偿。

附图说明

图1显示依据本发明的降低栅极漏电流并控制Vt偏移量的方法的流程图；

图2及图3显示依据本发明的降低栅极漏电流并控制Vt偏移量的方法的截面示意图；

图4显示一依据本发明的降低栅极漏电流并控制Vt偏移量的方法的具体实施例的流程图；

图5显示依据本发明的降低栅极漏电流并控制Vt偏移量的方法所制得的CMOS装置的一具体实施例的截面示意图；

图6显示的依据本发明的降低栅极漏电流并控制Vt偏移量的方法的另一具体实施例的流程图；

图7显示依据本发明的降低栅极漏电流并控制Vt偏移量的方法的又一具体实施例的流程图；

图8显示依据本发明的降低栅极漏电流并控制Vt偏移量的方法的仍又一具体实施例的流程图；

图9为一表格，其显示依据本发明的一实例中制作CMOS装置的制作条件；

图10为依据本发明的一实例中所得的CMOS装置中各NMOS晶体管的电流密度对栅极介电层Toxinv的作图；

图11为依据本发明的一实例中所得的CMOS装置中各PMOS晶体管的电流密度对栅极介电层Toxinv的作图；

图12为依据本发明的一实例中所得的CMOS装置中各PMOS晶体管栅极介电层的Toxinv各NMOS晶体管栅极介电层的Toxinv的作图；

图13为依据本发明的一实例中各晶片的CMOS装置中NMOS晶体管的Vt值对其晶片编号的作图；

图14为依据本发明的一实例中各晶片的CMOS装置中PMOS晶体管的Vt值对其晶片编号的作图。

主要元件符号说明

10 半导体基底 12 栅极介电层

14 栅极材料层 16 掩模层

22 栅极 24 侧壁子

26 LDD 28 源/汲极

202 PMOS区 204 NMOS区

302 第一注入工艺 304 第二注入工艺

A、B 浓度

102、104、106、108、110、112、114、116 步骤

具体实施方式

请一起参阅图1至图3，其分别显示依据本发明的降低栅极漏电流并控制Vt偏移量的方法的流程图及截面示意图。如图所示，依据本发明的降低栅极漏电流并控制Vt偏移量的方法，包含有步骤102、104、106、108、及110。

请参阅图1及图2，步骤102是提供一半导体基底10，其具有一PMOS区202及一NMOS区204。半导体基底可为硅晶片、绝缘层覆硅(silicon oninsulator，SOI)、氧化铝覆硅(silicon on sapphire，SOS)，氧化锆覆硅(silicon onzirconia，SOZ)、经掺杂或未经掺杂的半导体、半导体基底支撑的硅磊晶层等等。半导体并不限于硅，亦可为硅-锗、锗、或砷化锗。(100)、(111)的晶面均可。PMOS区202的半导体基底可进一步包括一N阱，NMOS区204的半导体基底可进一步包括一P阱。

步骤104是于半导体基底10上形成一栅极介电层12。栅极介电层12的材料并无特别限制，可为例如氧化硅或SiON，其可进一步经过一DPN处理而将氮离子植入栅极氧化层中。利用DPN处理，加上退火工艺，可产生等效氧化层厚度例如小于11埃(angstrom，

)的氧化层。或者，直接使用一具有高介电常数(High-K)的介电材料，例如氧化铪(HfO₂)介电材料、HfO₂SiN介电材料、或HfSiON介电材料，制造栅极介电层12。如此可制造极薄的栅极介电层，以适用在45nm或以下的半导体装置与工艺。

步骤106是于栅极介电层12上形成一栅极材料层14。栅极材料层14可为例如多晶硅层。可利用习知的沉积方法形成。厚度可依所需而定。

步骤108是进行一第一离子注入工艺302，无须形成图案化光致抗蚀剂，而以全面性于PMOS区与NMOS区的栅极介电层12内或半导体基底10内植入选自氟离子及碳离子所组成的组群的至少一者。例如植入于栅极介电层12与半导体基底10的界面及其附近的位置，但不限于此。由于进行第一离子注入工艺时，栅极材料层14已形成于栅极介电层12上，所注入的氟离子或碳离子需能穿过此层以到达栅极介电层12内或半导体基底10内。氟离子注入所使用的注入能量可为例如15KeV，可依栅极材料层14厚度而定，注入剂量可为例如2×10¹⁵至3×10¹⁵原子/cm²。碳离子注入所使用的注入能量亦可依栅极材料层14厚度而定。因此，在经过第一离子注入工艺之后，栅极介电层12或半导体基底10内可含有氟离子、或碳离子、或其二者。氟离子可为例如F⁺。碳离子可为例如C⁺。

然后，请参阅图1及图3，步骤110是先形成一掩模层16覆盖PMOS区202，再进行一第二离子注入工艺304，以于NMOS区204的栅极介电层12内或半导体基底10内植入选自氟离子及碳离子所组成的组群的至少一者。如此，使得只有NMOS区204的栅极介电层12内或半导体基底10内再一次被注入氟离子、或碳离子、或其二者，PMOS区则因掩模层的遮盖而不会被注入。于第二离子注入工艺中，若使用氟离子，其注入能量可为例如15KeV，可依栅极材料层14厚度而定，注入剂量可为例如1×10¹⁵至2×10¹⁵原子/cm²；若使用碳离子，其注入能量可依栅极材料层14厚度而定。氟离子可为例如F⁺。碳离子可为例如C⁺。第二离子注入工艺所使用的离子可与第一离子注入工艺所使用的离子相同或不同。第二离子注入的位置可与第一离子注入的位置尽量相同。

在进行第二离子注入工艺后，NMOS区204的栅极介电层12内或半导体基底10内最后所得的注入物的浓度A，会比在PMOS区202的栅极介电层12内或半导体基底10内最后所得的注入物的浓度B为高。NMOS区与PMOS区的浓度A及B的差可依NMOS区栅极氧化层厚度与PMOS区栅极氧化层厚度来决定。例如，于本发明的一实例中，在NMOS区每增加1×10¹⁵原子/cm²的氟离子注入剂量，可对应提高6.7mV的Vt值；而在PMOS区每增加1×10¹⁵原子/cm²的氟离子注入剂量，可对应提高20mV的Vt值。因此，经过适当的调整第一离子注入工艺的注入剂量与第二离子注入工艺的注入剂量的差，可有效的对等效氧化层厚度做补偿。例如，可使浓度A较佳较浓度B高约1×10¹⁵原子/cm²至2×10¹⁵原子/cm²，以适当的补偿NMOS区较低的等效氧化层厚度。

掩模层16可为例如光致抗蚀剂层，其在进行第二离子注入工艺时遮蔽PMOS区，使第二离子注入工艺仅对于NMOS区有作用。掩模层16可与NMOS晶体管的栅极材料层进行掺杂时所用以遮蔽PMOS区的掩模层为同一个，如此不需增加额外的掩模层(例如光致抗蚀剂层)，工艺便利。即，如图4所示的一具体实施例的流程图，于本发明中，在进行第二离子注入工艺的步骤110之后，可使用同一掩模层16遮蔽PMOS区，进一步对NMOS区的栅极材料层14进行一N⁺型掺杂工艺的步骤112，其后才进行步骤114以移除掩模层16。

最后，请参阅图5，进一步以例如习知的工艺对栅极材料层14进行图案化，以形成PMOS晶体管的栅极22与NMOS晶体管的栅极22，及后续可进一步以习知的技术形成轻掺杂栅极区(light doped drain，LDD)26、源/汲极区(S/D)28、侧壁子24等，而制得包括PMOS晶体管与NMOS晶体管的CMOS。如此，在所得的CMOS装置中，NMOS区204的栅极介电层12内或半导体基底10内最后所得的注入物浓度A，比在PMOS区202的栅极介电层12内或半导体基底10内最后所得的注入物浓度B为高。

或者，请参阅图6所示的另一具体实施例的流程图，在形成掩模层16覆盖PMOS区202之后，可先对NMOS区的栅极材料层进行步骤112的N⁺型掺杂工艺，然后再进行步骤110的第二离子注入工艺304，以经由栅极材料层14于NMOS区204的栅极介电层12内或半导体基底10内植入选自氟离子及碳离子所组成的组群的至少一者。然后进行步骤114以移除掩模层16。最后，对栅极材料层14进行PMOS晶体管的栅极20与NMOS晶体管的栅极22的图案化，及后续LDD 26、源/汲极区(S/D)28、侧壁子24等的形成，制得包括PMOS晶体管与NMOS晶体管的CMOS装置。

或者，可在进行第一离子注入工艺的步骤之后，形成掩模层遮蔽PMOS区，对NMOS区的基底进行一P型掺杂工艺形成P阱，再使用同一掩模层进行第二次离子注入工艺，其后才移除掩模层。如此也不需增加额外的掩模层，工艺便利。

前述的具体实施例的栅极图案化是在进行步骤110的第二离子注入工艺304之后才进行，但是于本发明的范畴中并不限于此，亦可在进行第二离子注入工艺304或是进行第一离子注入工艺302之前进行栅极的图案化。图7显示依据本发明的另一具体实施例的流程图，其在步骤108的第一离子注入工艺之后，及步骤110的形成掩模层覆盖PMOS区以进行第二离子注入工艺之前，进行步骤116，以将位于PMOS区的栅极材料层及位于NMOS区的栅极材料层图案化，而分别形成PMOS晶体管的栅极及NMOS晶体管的栅极。

或者，如图8显示的依据本发明的另一具体实施例的流程图，在步骤106的形成栅极介电层之后，及步骤108的进行第一离子注入工艺之前，进行步骤116，以将位于PMOS区的栅极材料层及位于NMOS区的栅极材料层图案化，而分别形成PMOS晶体管的栅极及NMOS晶体管的栅极。

实例

使用本发明的方法，在分别编号为1至6号的六片晶片上制造CMOS装置。于编号为#1至#5的晶片上形成厚度为16埃的栅极氧化层及于#6晶片上形成厚度为15埃的栅极氧化层后，进行DPN处理。#6晶片的处理条件是：压力为10毫托耳(mTorr)，功率1000瓦(W)(有效功率为200W(200W Eff))，工作周期(duty cycle，DC)：20％，氮剂量为4.0×10¹⁵原子/cm²，进行80秒。#1至#5号晶片的处理条件是：压力为10毫托耳，功率2500W(500W Eff)，DC：20％，氮剂量为4.5×10¹⁵原子/cm²。接着，六片晶片均再进行氮化后退火(post nitridation annealing，PNA)处理，温度为1100℃，氮气与氧气的流量比为6/2.4L/L，压力50托耳，时间35秒。然后原位使用二硅烷于各片晶片上进行多晶硅层的形成，厚度为800埃。在形成多晶硅层之后，对#2、#3、#4、及#5号晶片进行氟离子注入工艺，注入能量为15KeV，注入剂量分别为2×10¹⁵、2.5×10¹⁵、2.5×10¹⁵、及3×10¹⁵原子/cm²。然后，对#1至#6号晶片的NMOS区进行N⁺掺杂，接着分别对#2、#3、及#4号晶片的NMOS区进行另一次的氟离子注入工艺，注入能量为15KeV，注入剂量分别为2×10¹⁵、1×10¹⁵、及2×10¹⁵原子/cm²。然后陆续进行栅极、间隙壁、及源/汲极等部件的制作，完成NMOS及PMOS晶体管。各制作条件可参阅图9的表格。

使用CV量测方法，分别测定#1至#6号晶片的NMOS晶体管的栅极氧化层在反转(inversion)时的等效氧化层厚度(Toxinv_N)(埃)及电流密度(Jginv_N)(A/cm²)，及PMOS晶体管的栅极氧化层在反转时的等效氧化层厚度(Toxinv_P)(埃)及电流密度(Jginv_P)(A/cm²)。此电流密度的大小可表示漏电流的大小。并以Jginv_N对Toxinv_N作图，如图10所示；以Jginv_P对Toxinv_P作图，如图11所示；及以Toxinv_P对Toxinv_N作图，如图12所示。

由图10可发现，对于NMOS区而言，当掺杂的氮剂量由4.0×10¹⁵原子/cm²增加至4.5×10¹⁵原子/cm²时，Jg值由0.25A/cm²减少至0.15A/cm²。Toxinv_N则随着氟离子的共植入剂量的增加而增加，灵敏度(sensitivity)为0.43A/1×10¹⁵原子/cm²。斜线表示在不注入氟离子时，NMOS晶体管栅极介电层的厚度对应电流密度的作图。

由图11可发现，对于PMOS区而言，当掺杂的氮剂量由4.0×10¹⁵原子/cm²增加至4.5×10¹⁵原子/cm²时，Jg值由0.05A/cm²减少至0.04A/cm²。Toxinv_P随着氟离子共植入的剂量的增加而增加，灵敏度为0.71A/1×10¹⁵原子/cm²。斜线表示在不注入氟离子时，PMOS晶体管栅极介电层的厚度对应电流密度的作图。

由图12可发现，NMOS区的氟离子共植入比PMOS区的氟离子共植入需要约多2×10¹⁵原子/cm²的剂量，才能补偿Toxinv_N与Toxinv_P的差异所引发的效应。斜线表示在不注入氟离子时，PMOS晶体管栅极介电层的厚度对NMOS晶体管栅极介电层的厚度的作图。

进一步分别测量各晶片的NMOS晶体管的Vt值(记为Vt_N)及PMOS晶体管的Vt值(记为Vt_P)。将各晶片的NMOS晶体管的Vt值对晶片编号作图，如图13所示；及将各晶片的PMOS晶体管的Vt值对晶片编号作图，如图14所示。由图13可发现，当掺杂的氮剂量由4.0×10¹⁵原子/cm²增加至4.5×10¹⁵原子/cm²时，Vt_N值减少约10mV。而注入氟离子时，可增加Vt_N，灵敏度为6.7mV/1×10¹⁵原子/cm²。由图14可发现，当掺杂的氮剂量由4.0×10¹⁵原子/cm²增加至4.5×10¹⁵原子/cm²时，Vt_P值增加约30mV。而注入氟离子，可增加Vt_P，灵敏度为20mV/1×10¹⁵原子/cm²。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种降低栅极漏电流并控制启始电压偏移量的方法，包含有：

提供半导体基底，该半导体基底具有P型金属氧化物半导体区及一N型金属氧化物半导体区；

于该半导体基底上形成栅极介电层；

于该栅极介电层上形成栅极材料层；

进行第一离子注入工艺，以穿过该栅极材料层而在该P型金属氧化物半导体区与该N型金属氧化物半导体区的该栅极介电层内或该半导体基底内植入选自氟离子及碳离子所组成的组群的至少一者；及

形成掩模层覆盖该P型金属氧化物半导体区，而进行第二离子注入工艺，以穿过该栅极材料层而在该N型金属氧化物半导体区的该栅极介电层内或该半导体基底内植入选自氟离子及碳离子所组成的组群的至少一者。

2.如权利要求1所述的方法，其中，该栅极介电层是经过一去耦合等离子体氮化（decoupled plasma nitridation,DPN）处理而氮化的SiON层。

3.如权利要求1所述的方法，其中该栅极介电层包含有一具有高介电常数的介电材料。

4.如权利要求1所述的方法，其中该掩模层包含有光致抗蚀剂层。

5.如权利要求1所述的方法，在进行该第二离子注入工艺之后，进一步包含有：

对该N型金属氧化物半导体区的该栅极材料层进行N⁺型掺杂工艺；及

在进行该N⁺型掺杂工艺之后，移除该掩模层。

6.如权利要求5所述的方法，在移除该掩模层之后，进一步包含有将位于该P型金属氧化物半导体区的该栅极材料层及位于该N型金属氧化物半导体区的该栅极材料层分别形成第一栅极及第二栅极。

7.如权利要求1所述的方法，在形成该掩模之后，及进行该第二离子注入工艺之前，进一步包含对该N型金属氧化物半导体区的该半导体基底进行P型掺杂工艺以形成P阱或对该N型金属氧化物半导体区的该栅极材料层进行N⁺型掺杂工艺。

8.如权利要求1所述的方法，在进行第二离子注入工艺之前，进一步包含将位于该P型金属氧化物半导体区的该栅极材料层及位于该N型金属氧化物半导体区的该栅极材料层分别形成第一栅极及第二栅极。

9.如权利要求1所述的方法，在进行第一离子注入工艺之前，进一步包含将位于该P型金属氧化物半导体区的该栅极材料层及位于该N型金属氧化物半导体区的该栅极材料层分别形成第一栅极及第二栅极。

10.一种互补式金属氧化物半导体(CMOS)装置，包含有：

半导体基底，该半导体基底具有P型金属氧化物半导体区及N型金属氧化物半导体区；

第一栅极介电层及第二栅极介电层分别位于该P型金属氧化物半导体区及该N型金属氧化物半导体区的该半导体基底上；及

第一栅极结构及第二栅极结构分别位于该第一栅极介电层及该第二栅极介电层上；

其中，该第一栅极结构下方的该第一栅极介电层及其下方的该半导体基底一起包含有第一浓度的第一杂质，该第二栅极结构下方的该第二栅极介电层及其下方的该半导体基底一起包含有第二浓度的第二杂质，该第一杂质与该第二杂质各独立的选自氟离子及碳离子所组成的组群的至少一者，及该第一浓度与该第二浓度不相同。

11.如权利要求10所述的互补式金属氧化物半导体装置，其中该第一浓度小于该第二浓度。

12.如权利要求10所述的互补式金属氧化物半导体装置，其中该第一杂质与该第二杂质均包括氟离子，及该第一浓度小于该第二浓度。

13.如权利要求10所述的互补式金属氧化物半导体装置，其中该第一杂质与该第二杂质均包括碳离子，及该第一浓度小于该第二浓度。

14.如权利要求10所述的互补式金属氧化物半导体装置，其中该第一杂质与该第二杂质均包括氟离子及碳离子，及该第一浓度小于该第二浓度。

15.如权利要求10所述的互补式金属氧化物半导体装置，其中该第一杂质包括氟离子，该第二杂质包括碳离子，及该第一浓度小于该第二浓度。

16.如权利要求10所述的互补式金属氧化物半导体装置，其中该第一杂质包括碳离子，该第二杂质包括氟离子，及该第一浓度小于该第二浓度。

17.如权利要求10所述的互补式金属氧化物半导体装置，其中该栅极介电层包括SiON，并经过去耦合等离子体氮化(decoupled plasma nitridation，DPN)处理而氮化。

18.如权利要求17所述的互补式金属氧化物半导体装置，其中该第一杂质与该第二杂质均包括氟离子，及该第一浓度小于该第二浓度。

19.如权利要求10所述的互补式金属氧化物半导体装置，其中该栅极介电层包含有具有高介电常数的介电材料。

20.如权利要求19所述的互补式金属氧化物半导体装置，其中该第一杂质与该第二杂质均包括氟离子，及该第一浓度小于该第二浓度。