CN101640524B - 一种扩频时钟产生电路 - Google Patents
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Abstract
本发明公开了一种扩频时钟产生电路，其特征在于：包括一个锁相外环，还包括一个锁相内环；所述锁相外环由鉴相器、低通滤波器、压控振荡器和分频器依次连接，分频器又与鉴相器连接，形成锁相外环回路；所述锁相内环由锁相外环的鉴相器、低通滤波器、压控振荡器依次连接，压控振荡器的输出端连接有一个计数器，计数器的输出端又与压控振荡器的一个输入端连接，形成锁相内环回路；本发明与传统锁相环设计兼容，设计风险更低，提高电路可靠性，相比通用扩频电路极大降低了面积和功耗，可灵活设计，满足各种扩频要求。
Description
技术领域
本发明涉及集成电路领域，特别是一种扩频时钟产生电路。
背景技术
扩频时钟电路广泛应用于集成电路系统中，用来降低EMI(电磁干扰，Electromagnetic Interference)。
一般采用对插值器输出各相位交替选通后重构时钟以得到扩频时钟，该传统方案需要复杂的高精度相位插值电路，各级匹配的延迟线电路，多相位判决数字滤波电路，高速数字选择电路等。如图1所示，传统扩频时钟电路由分频器、鉴相器和低通滤波器等等组成的锁相环电路构成。
以上多个电路组合决定了传统的扩频时钟电路实现的复杂性，该复杂性增大了电路的面积和功耗，同时由于插值器的非线型以及延迟线电路各延迟级失配，实际得到的扩频时钟频率变化的非线性很大。
发明内容
本发明的目的是提供一种扩频时钟产生电路，在实现高精度的扩频时钟产生的同时，相对传统扩频电路极大降低了功耗与面积，且提高了可靠性。
本发明的技术方案如下：
一种扩频时钟产生电路，其特征在于：包括一个锁相外环，还包括一个锁相内环；
所述锁相外环由鉴相器、低通滤波器、压控振荡器和分频器依次连接，分频器又与鉴相器连接，形成锁相外环回路；
所述锁相内环由锁相外环的鉴相器、低通滤波器、压控振荡器依次连接，压控振荡器的输出端连接有一个计数器，计数器的输出端又与压控振荡器的一个输入端连接，形成锁相内环回路。
所述鉴相器具有参考时钟和反馈时钟两个输入时钟信号，还具有两个与输入时钟信号相位关系对性的输出信号UP、DW，并且输出至低通滤波器，所述低通滤波器输出电平信号至压控振荡器，压控制振荡器输出扩频时钟经分频器分频后得到反馈时钟，反馈时钟经过分频器输出至鉴相器的一个输入端，形成锁相外环回路。
所述压控振荡器的直接输出时钟通过输出缓冲输出扩频时钟，输出扩频时钟同时被输出至计数器，计数器计数M(M为可正常工作的任意自然数)个时钟周期后输出脉冲信号，计数器并将输出脉冲信号送至压控振荡器的输入端，形成扩频内环回路。
所述扩频时钟产生电路的具体工作原理为：
正常工作时，锁相外环进入入锁状态(即锁相环从上电工作到环路锁定，输出稳定时钟之间的时间小于100us)后，振荡器控制电压不再改变，压控制振荡器输出扩频时钟至计数器，计数器计数M(M为可正常工作的任意自然数)个时钟周期后输出脉冲信号，同时计数器清零，所述脉冲信号周期性改变压控振荡器中输出驱动的电流源电流、压控振荡器中输出驱动的电流沉电流、压控振荡器中负载网络载荷量这三个电气特性之一来周期性改变压控振荡器直接输出时钟的频率；
所述三个电气特性具体改变直接输出时钟的频率过程如下：
压控振荡器中输出驱动的电流源电流越大，直接输出时钟上升时间越短，同时直接输出时钟下降时间不变，总周期越小，频率越大；压控振荡器中输出驱动的电流源电流越小，直接输出时钟下降时间越短，同时直接输出时钟上升时间不变，总周期越大，频率越小；
压控振荡器中输出驱动的电流沉电流越大，直接输出时钟下降时间越短，同时直接输出时钟上升时间不变，总周期越小，频率越大；压控振荡器中输出驱动的电流沉电流越小，直接输出时钟上升时间越短，同时直接输出时钟下降时间不变，总周期越大，频率越小；
压控振荡器中负载网络载荷量越小，直接输出时钟上升时间越短，同时直接输出时钟下降时间也越短，周期越小，频率越大；压控振荡器中负载网络载荷量越大，直接输出时钟下降时间越短，同时直接输出时钟上升时间也越短，周期越大，频率越小。
本发明的有益效果如下：
1、与传统锁相环设计兼容，设计风险更低，提高电路可靠性；
2、所增加内环部分核心仅为一M位计数器(M为任意自然数)，相比通用扩频电路极大降低了面积和功耗；
3、脉冲信号所控制的电气特性物理量大小与方向，跳变周期M值均可灵活设计，满足各种扩频要求。
附图说明
图1为传统的锁相环示意图
图2为本发明的电路原理示意图
图3为本发明正常工作时的关键点波形示意图
具体实施方式
如图2-3所示，一种扩频时钟产生电路，包括一个锁相外环，还包括一个锁相内环；
所述锁相外环由鉴相器、低通滤波器、压控振荡器和分频器依次连接，分频器又与鉴相器连接，形成锁相外环回路；
所述锁相内环由锁相外环的鉴相器、低通滤波器、压控振荡器依次连接，压控振荡器的输出端连接有一个计数器，计数器的输出端又与压控振荡器的一个输入端连接，形成锁相内环回路。
所述鉴相器具有参考时钟和反馈时钟两个输入时钟信号，还具有两个与输入时钟信号相位关系对性的输出信号UP、DW，并且输出至低通滤波器，所述低通滤波器输出电平信号至压控振荡器，压控制振荡器输出扩频时钟经分频器分频后得到反馈时钟，反馈时钟经过分频器输出至鉴相器的一个输入端，形成锁相外环回路。
所述压控振荡器的直接输出时钟pre_f通过输出缓冲输出扩频时钟，输出扩频时钟同时被输出至计数器，计数器计数M(M为可正常工作的任意自然数)个时钟周期后输出脉冲信号，计数器并将输出脉冲信号送至压控振荡器的输入端，形成扩频内环回路。
所述扩频时钟产生电路的具体工作原理为：
正常工作时，锁相外环进入入锁状态(即锁相环从上电工作到环路锁定，输出稳定时钟之间的时间小于100us)后，振荡器控制电压不再改变，压控制振荡器输出扩频时钟至计数器，计数器计数M(M为可正常工作的任意自然数)个时钟周期后输出脉冲信号VconBST，同时计数器清零，所述脉冲信号VconBST周期性改变以下三个电气特性之一来周期性改变压控振荡器直接输出时钟的频率：
压控振荡器中输出驱动的电流源电流(VconBS作为开关SW1控制量，SW1控制一并联电流并入该输出驱动电流源电流与否)；
压控振荡器中输出驱动的电流沉电流(VconBS作为开关SW2控制量，SW2控制一并联电流并入该输出驱动电流沉电流与否)；
压控振荡器中负载网络载荷量(VconBS作为开关SW3控制量，SW3控制一并联负载并入该负载网络载荷量与否)；
所述三个电气特性具体改变直接输出时钟的频率过程如下：
压控振荡器中输出驱动的电流源电流越大，直接输出时钟pre_f上升时间越短，同时直接输出时钟pre_f下降时间不变，总周期越小，频率越大；压控振荡器中输出驱动的电流源电流越小，直接输出时钟pre_f下降时间越短，同时直接输出时钟pre_f上升时间不变，总周期越大，频率越小；
压控振荡器中输出驱动的电流沉电流越大，直接输出时钟pre_f下降时间越短，同时直接输出时钟pre_f上升时间不变，总周期越小，频率越大；压控振荡器中输出驱动的电流沉电流越小，直接输出时钟pre_f上升时间越短，同时直接输出时钟pre_f下降时间不变，总周期越大，频率越小；
压控振荡器中负载网络载荷量越小，直接输出时钟pre_f上升时间越短，同时直接输出时钟pre_f下降时间也越短，周期越小，频率越大；压控振荡器中负载网络载荷量越大，直接输出时钟pre_f下降时间越短，同时直接输出时钟pre_f上升时间也越短，周期越大，频率越小。
直接输出时钟pre_f通过压控振荡器的输出缓冲输出扩频时钟。
在本发明电路中所设计的锁相外环带宽较小，即对输出时钟单周期变换反应不敏感，电平信号在脉冲信号脉冲出现前后几乎不发生变化，因此压控振荡器输出时钟的频率线仅在一个周期内有跳变，其特征符合扩频时钟。
Claims (5)
1.一种扩频时钟产生电路，其特征在于：包括一个锁相外环，还包括一个锁相内环；所述锁相外环由鉴相器、低通滤波器、压控振荡器和分频器依次连接，分频器又与鉴相器连接，形成锁相外环回路；所述锁相内环由锁相外环的鉴相器、低通滤波器、压控振荡器依次连接，压控振荡器的输出端连接有一个计数器，计数器的输出端又与压控振荡器的一个输入端连接，形成锁相内环回路。
2.根据权利要求1所述的一种扩频时钟产生电路，其特征在于：所述鉴相器具有参考时钟和反馈时钟两个输入时钟信号，还具有两个与输入时钟信号相位关系对性的输出信号UP、DW，并且输出至低通滤波器，所述低通滤波器输出电平信号至压控振荡器，压控制振荡器输出扩频时钟经分频器分频后得到反馈时钟，反馈时钟经过分频器输出至鉴相器的一个输入端，形成锁相外环回路。
3.根据权利要求1或2所述的一种扩频时钟产生电路，其特征在于：所述压控振荡器的直接输出时钟通过输出缓冲输出扩频时钟，输出扩频时钟同时被输出至计数器，计数器计数M个时钟周期后输出脉冲信号，计数器并将输出脉冲信号送至压控振荡器的输入端，形成扩频内环回路，其中M为可正常工作的任意自然数。
4.根据权利要求1所述的一种扩频时钟产生电路，其特征在于工作原理为：
正常工作时，锁相外环进入入锁状态后，振荡器控制电压不再改变，压控制振荡器输出扩频时钟至计数器，计数器计数M个时钟周期后输出脉冲信号，同时计数器清零，所述脉冲信号周期性改变压控振荡器中输出驱动的电流源电流、压控振荡器中输出驱动的电流沉电流、压控振荡器中负载网络载荷量这三个电气特性之一来周期性改变压控振荡器直接输出时钟的频率，其中M为可正常工作的任意自然数。
5.根据权利要求4所述的一种扩频时钟产生电路，其特征在于：
所述三个电气特性具体改变直接输出时钟的频率过程如下：
压控振荡器中输出驱动的电流源电流越大，直接输出时钟上升时间越短，同时直接输出时钟下降时间不变，总周期越小，频率越大；压控振荡器中输出驱动的电流源电流越小，直接输出时钟下降时间越短，同时直接输出时钟上升时间不变，总周期越大，频率越小；
压控振荡器中输出驱动的电流沉电流越大，直接输出时钟下降时间越短，同时直接输出时钟上升时间不变，总周期越小，频率越大；压控振荡器中输出驱动的电流沉电流越小，直接输出时钟上升时间越短，同时直接输出时钟下降时间不变，总周期越大，频率越小；
压控振荡器中负载网络载荷量越小，直接输出时钟上升时间越短，同时直接输出时钟下降时间也越短，周期越小，频率越大；压控振荡器中负载网络载荷量越大，直接输出时钟下降时间越短，同时直接输出时钟上升时间也越短，周期越大，频率越小。
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