CN101621035B - 具有otp功能的非晶硅monos或mas存储单元结构 - Google Patents
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Abstract
一种包括具有一次可编程(OTP)功能的非晶硅(a-Si)金属-氧化物-氮化物-氧化物-硅(MONOS)或金属-氧化铝-硅(MAS)存储单元结构的半导体器件。所述器件包括衬底、覆盖衬底的第一介电层和嵌入所述第一介电层的一个或多个源极或漏极区，所述第一介电层具有n-型a-Si和所述第一介电层的共平面表面。另外，该器件包括p-i-n a-Si二极管结。所述器件还包括在所述a-Si p-i-n二极管结上的第二介电层，和覆盖所述第二介电层的金属控制栅极。任选地，所述具有OTP功能的器件包括在n-型a-Si层和金属控制栅极之间形成的导电通路。本发明提供一体制造该存储单元结构的方法，并且可以重复该方法以三维集成所述结构。
Description
背景技术
本发明涉及集成电路及制造半导体器件的方法。更具体地，本发明提供具有存储单元的半导体器件和制造该器件的方法。仅仅作为举例，本发明已经应用于具有一次可编程(OTP)功能的非晶硅(a-Si)金属-氧化物-氮化物-氧化物-硅(MONOS)或金属-氧化铝-硅(MAS)存储单元结构。但是，应认识到本发明具有更宽广的应用范围。例如，本发明可应用于各种器件，例如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件、及包括一次可编程功能(能仅一次写入数据的)的其它存储器件，以及应用于三维集成所述器件的方法。
集成电路或″IC″已经从在硅单片上制造的少量互连器件发展到几百万个器件。目前的IC提供远远超过原来设想的性能和复杂性。为了实现在复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)方面的改进，最小器件特征的尺寸(亦称器件几何尺寸)已经随每代IC变得越来越小。现在制造的半导体器件具有宽度小于1/4微米的特征。
增加电路密度不仅提高IC的复杂性和性能，而且为消费者提供更低成本的部件。IC制造厂可花费数亿甚至数十亿美元。每个制造厂具有一定的晶片生产能力，而每个晶片在其上具有一定数目的IC。因此，通过使IC的单个器件越小，在每个晶片上可以制造的器件就越多，从而增加制造厂的产量。使器件更小非常具有挑战性，这是因为IC制造中使用的每项工艺都具有限制。亦即，给定工艺通常仅能处理小至一定的特征尺寸，然后需要改变工艺或器件布图。
过去，减小存储器件为挑战性的工作。举例来说，对于非易失性存储器件，由于不能减小存储单元尺寸同时不降低每单位面积的存储量，而阻碍了高密度存储器的发展。过去，已经开发了各种常规方法用于减小尺寸的存储单元结构。不幸的是，这些常规方法往往存在不足。
由上可知，需要改进的器件设计和处理半导体器件的技术，特别是三维的(3D)存储单元结构。
发明内容
本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发明提供具有存储单元的半导体器件和制造所述器件的方法。仅仅作为举例，本发明已经应用于，具有一次可编程的非晶硅(a-Si)金属-氧化物-氮化物-氧化物-硅(MONOS)或金属-氧化铝-硅(MAS)存储单元结构。但是，应认识到本发明具有更宽广的应用范围。例如，本发明可应用于各种器件，例如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件、及包括一次可编程功能(能仅一次写入数据的)的其它存储器件，和应用于三维集成所述器件的方法。
在一个具体的实施方案中，本发明提供一种具有OTP功能的包括a-Si MONOS或MAS存储单元结构的半导体器件。所述器件包括衬底和所述衬底上的第一介电层。所述第一介电层与第一表面相连。所述器件还包括嵌入第一介电层的一个或多个源极或漏极区。所述一个或多个源极或漏极区中的每一个包括n-型a-Si层、扩散势垒层和导电层。扩散势垒层覆盖所述导电层，n-型a-Si层位于所述扩散势垒层上并与第一表面基本共平面的第二表面相连。另外，所述器件包括覆盖第一表面和第二表面的本征(i-型)a-Si层、覆盖所述i-型a-Si层的p-型a-Si层和覆盖所述p-型a-Si层的第二介电层。此外，所述器件包括覆盖第二介电层的至少一个控制栅极。所述控制栅极与所述一个或多个源极或漏极区的漏极区相连。在一个实施方案中，所述器件还可以包括通过施加一定的电压，在漏极区和控制栅极之间形成的任选导电通路。在另一个实施方案中，所述器件还包括通过施加一定电压在漏极区和控制栅极之间形成的非导电通路。
在另一个具体的实施方案中，本发明提供一种制造具有OTP功能的a-Si MONOS或金属-氧化铝-硅(MAS)存储单元结构的方法。该方法包括提供衬底、在衬底上形成第一绝缘层并在第一绝缘层上形成一个或多个源极或漏极区。所述一个或多个源极或漏极区中的每一个与第一表面相连，并包括n-型a-Si层、势垒层和导电层。所述n-型a-Si层位于所述势垒层上，所述势垒层覆盖所述导电层。第一表面由n-型a-Si构成。所述方法还包括在第一绝缘层上形成第二绝缘层。第二绝缘层与第一表面基本上共平面的第二表面相连。另外，所述方法包括形成覆盖第一表面和第二表面的i-型a-Si层、覆盖所述i-型a-Si层的p-型a-Si层和形成覆盖所述p-型a-Si层的第三绝缘层。所述方法还包括形成覆盖所述第三绝缘层的金属层，并且通过图案化所述金属层形成一个或多个控制栅极。所述一个或多个控制栅极的每一个与一个源极区和一个漏极区相连。此外，所述方法包括任选地在选定的一个或多个控制栅极的每一个和相连的漏极区之间施加一定的电压，以形成各自的导电通路。
在又一个具体的实施方案中，覆盖i-型a-Si层的p-型a-Si能够在n-型a-Si表面处形成p-i-n二极管结。该p-i-n二极管结可作为各存储位的存取器件，具有改善的信噪比并降低了按比例缩放的限制。在又一个具体的实施方案中，n-型a-Si源极区、p-型a-Si沟道层和紧邻的n-型a-Si漏极区的组合能够形成薄膜晶体管(TFT)。该TFT可作为该存储单元的可选的存取器件。另外，具有层状电荷捕获元件的单元结构设计的简单性提供了3D集成单元结构的能力。例如，在另一个实施方案中，整个存储单元结构可以采用交叉点(cross-point)存储结构来实施，其中在ONO层或氧化铝层之内的各个存储元件可以夹在正交的字线和位线阵列之间。在一个具体的实施方案中，可以通过在控制栅极和相连的漏极区之间施加一定的预定电压形成一次可编程存储单元，以产生穿过再结晶的堆叠a-Si层的导电通路和所述第三绝缘层的绝缘击穿。
通过本发明可以实现相对于常规方法的许多优点。根据某些实施方案，本发明结合了以下优点：作为电荷-捕获元件的ONO层或高-k氧化铝层的高可靠性、使用p-i-n二极管作为存取器件的小的几何单元尺寸、能形成一次编程导电通路的有源层的简单层状结构、和对于在存储单元耐受温度内的制造和掺杂剂活化的低热预算。另外，本发明提供与常规CMOS工艺技术相兼容的易于使用的方法，其基本上不改变常规设备和工艺。在一些实施方式中，所述方法提供满足3D存储单元结构的可堆叠性和热预算限制的方法。基于该实施方案，可以实现这些优点中的一个或多个。在本发明的整个说明书特别是下文中将更详细地说明这些及其它优点。
参考详细说明和以下附图可以更全面地理解本发明的各种另外的目的、特征和优点。
附图说明
图1是根据本发明一个实施方案的具有OTP功能的a-Si MONOS或MAS存储单元的简化侧视图；
图2是显示根据本发明一个实施方案的制造具有OTP功能的a-SiMONOS或MAS存储单元的方法的简图；
图3A是显示根据本发明一个实施方案的用于制造具有OTP功能的a-Si MONOS或MAS存储单元结构的在衬底上形成第一绝缘层的方法。
图3B是显示根据本发明一个实施方案的用于制造具有OTP功能的a-Si MONOS或MAS存储单元结构的顺序地形成导电层、扩散势垒层、和n-型a-Si层的方法的简图；
图3C是显示根据本发明一个实施方案的用于制造具有OTP功能的a-Si MONOS或MAS存储单元结构的形成源极或漏极区的方法的简图；
图3D是显示根据本发明一个实施方案的用于制造具有OTP功能的a-Si MONOS或MAS存储单元结构的在源极或漏极区周围形成第二绝缘层的方法的简图；
图3E是显示根据本发明一个实施方案的用于制造具有OTP功能的a-Si MONOS或MAS存储单元结构的形成源极或漏极区与第二绝缘层的共平面表面的方法的简图；
图3F是显示根据本发明一个实施方案的用于制造具有OTP功能的a-Si MONOS或MAS存储单元结构的形成p-i-n二极管结的方法的简图；
图3G是显示根据本发明一个实施方案的用于制造具有OTP功能的a-Si MONOS或MAS存储单元结构的形成第三绝缘层的方法的简图；
图3H是显示根据本发明一个实施方案的用于制造具有OTP功能的a-Si MONOS或MAS存储单元结构的在第三绝缘层上形成金属控制栅极的方法的简图；
图3I是显示根据本发明一个实施方案的用于制造具有OTP功能的a-Si MONOS或MAS存储单元结构的在金属控制栅极和相连的漏极区之间形成导电通路的方法的简图；
图3J是显示根据本发明一个实施方案的用于制造三维的具有OTP功能的a-Si MONOS或MAS存储单元结构的形成层间电介质的方法的简图。
具体实施方式
本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发明提供具有存储单元的半导体器件和制造该器件的方法。仅仅作为举例，本发明已经应用于具有一次可编程(OTP)功能的非晶硅(a-Si)金属氧化物-氮化物-氧化物-硅(MONOS)或金属-氧化铝-硅(MAS)存储单元结构。但是应认识到本发明具有更宽广的应用范围。例如，本发明可以应用于各种器件，比如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件、及具有一次可编程功能(能仅一次写入数据)的其它储存器件，和应用于三维集成所述器件的方法。
如以上所讨论的，各种常规方法已经涉及具有减小尺寸的存储单元。根据常规方法之一，利用堆叠的栅极结构来实现存储单元。例如，使用穿过源极区和沟道区的一个或多个沟道热电子来编程堆叠结构，然后通过Fowler-Norheim隧道效应来擦除。
不幸的是，堆叠的栅极单元结构是二维阵列类型，通常随着单元尺寸减小具有更小的单位面积存储量。一个可行解决方案是在包括CMOS辅助电路的Si衬底上三维地堆叠几个存储层阵列。根据各种实施方案，本发明提供三维存储单元结构。例如，本发明的某些实施方案提供在存储单元中制造可堆叠的存取器件的能力。这要求改善可满足包括以下的一种或多种属性的存储单元结构的设计：堆叠能力、小的几何尺寸、低的漏电流、可双向操作、易于集成为低温后端CMOS流、成本效益、效率等。因此，本发明的各种实施方案提供非晶硅(a-Si)金属-氧化物-氮化物-氧化物-半导体(MONOS)或金属-氧化铝-硅(MAS)存储单元结构。应理解术语“a-Si MONOS”或“a-Si MAS”是指一类存储单元结构，并是广义限定的。例如，可以根据下图1来说明a-Si MONOS单元结构。在另一个例子中，图1中显示的单元结构可包括用于一次编程的在栅极和漏极区之间的任选导电通路。其还适用于具有OTP功能的a-SiMAS单元结构。
图1是具有能够三维堆叠的具有OTP功能的a-Si MONOS或MAS存储单元结构的半导体器件100的简图。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。器件100包括以下元件：
1.衬底10；
2.第一介电层20；
3.导电层30；
4.扩散势垒层35；
5.一个或多个n-型a-Si源极或漏极区40；
6.i-型a-Si层50；
7.p-型a-Si层60；
8.第二介电层70；和
9.金属栅极区80；和
10.任选的OTP导电通路90。
尽管已经利用器件100的所选元件组示出上述元件，但是可有许多的替代方案、改变、和变化。例如，一些元件可以扩大和/或组合。其它元件可以插入上述那些元件中。基于实施方案，元件的布置可以互换、替换。从本发明说明书的整体尤其是下文中获悉这些元件的更多细节。
在一个实施方案中，衬底10由半导体材料制成。例如，所述半导体材料是硅。在另一个例子中，衬底10包括多个半导体器件，如介电钝化的a-Si MONOS或MAS存储阵列。a-Si MONOS或MAS存储阵列的每一个单元可以包括或不包括在能够进行一次编程的控制栅极和漏极区之间的导电通路。
第一介电层20位于衬底10上。在一个实施方案中，第一介电层20的至少一部分由在硅衬底上通过热氧化法形成的二氧化硅构成。在另一个实施方案中，介电层20是通过高密度等离子体(HDP)辅助的化学气相沉积所沉积的二氧化硅、或是TEOS沉积的二氧化硅。
第一介电层20中嵌入有一个或多个限定区域。这些限定区域的每一个包括导电层、扩散势垒层、和半导体源极或漏极区。在一个如图1所示的示例性限定区域中，导电层30位于底部，扩散阻挡层35覆盖导电层30，随后是n-型a-Si层40。n-型a-Si层40具有与第一介电层20的表面共平面的表面。n-型a-Si层40能够形成器件100的源极或漏极区。n-型源极或漏极区40通过扩散势垒层35电连接到导电层30。导电层30能够与存储位线(图1中未显示)电连接以实施存储单元的编程或擦除功能。在一个实施方案中，导电层30是含有金属或金属合金材料的材料。例如，所述半导体材料是硅化钛。在另一个实施方案中，扩散势垒层35是氮化钛。
参考图1，n-型a-Si源极或漏极区40含有无氢非晶硅，其位于嵌入第一介电区域20的限定区域内的顶部。在一个实施方案中，所述非晶硅掺杂有传导作为其多数载流子的电子的n-型掺杂剂(例如，As、P等)。如图1所示，在另一个实施方案中，n-型a-Si源极或漏极区40具有与第一介电层20共平面的表面。
再次参考图1，i-型a-Si层50位于n-型a-Si源极或漏极区40与第一介电层20共平面的表面上。i-型a-Si层50是没有掺杂杂质的本征半导体。在一个实施方案中，i-型a-Si层50至少部分地与n-型a-Si源极或漏极区40直接接触。另外，p-型a-Si层60位于i-型a-Si层50上。在一个例子中，所述p-型a-Si层是掺杂有具有空穴作为其多数载流子的p-型掺杂剂(例如，B、Ga等)。参考图1，在另一个实施方案中，覆盖限定的n-型a-Si源极或漏极区40的p-型a-Si层60和i-型a-Si层50在器件100中形成a-Si p-i-n二极管结。在又一个实施方案中，位于两相邻n-型a-Si源极或漏极区40上的p-型a-Si层60能够形成p-沟道薄膜晶体管(TFT)。a-Si p-i-n二极管结或者p-沟道TFT可以用作器件100的存储存取器件。在另一个实施方案中，所述a-Si层能够通过施加足够高的漏极电压(在n-型a-Si漏极区和栅电极之间)，通过成核过程诱导的掺杂剂的定向扩散再结晶。
参考图1，第二介电层70位于p-型a-Si层60上。在一个具体的实施方案中，第二介电层70可以为ONO层。所述ONO层包括覆盖p-型a-Si层60的下部氧化物层、后续的覆盖所述下部氧化物层的氮化物层以及覆盖所述氮化物层的上部氧化物层。例如，所述下部氧化物层和上部氧化物层由原子层沉积的二氧化硅制成。所述氮化物层由能为存储器捕获电荷的原子层沉积的氮化硅制成。在另一个实施方案中，所述上部氧化物层是阻挡电介质或栅极绝缘层，用于阻挡从电荷捕获氮化物层中泄漏的电荷。可以改进所述ONO层以最优化某些器件设计要求。例如，可以调节氮化硅层中的组成以及隧道氧化物和阻挡电介质的厚度，为所述存储器件提供提高的性能。在另一个例子中，可以精细地调节和控制捕获在所述氮化硅层中的电荷量，以每单元存储4个或以上的位。
在一个替代实施方案中，第二介电层70可以为氧化铝层。在一个具体的实施方案中，所述氧化铝层作为电荷捕获电介质。在另一个具体的实施方案中，所述氧化铝层作为设置大势垒高度的阻挡电介质，以减小电荷漏入存储单元的栅极区的概率。例如，氧化铝阻挡电介质的使用能集成相对简单的金属栅极，降低了存取时间。在又一个实施方案中，另外的介电势垒层可以位于p-型a-Si层60和氧化铝层之间，并作为隧道势垒，通过该隧道势垒，热载流子通过在p-i-n结中编程电场从漏极区注入。例如，介电势垒层可以为二氧化硅。在某些实施方案中，使用氧化铝层有效地降低了总等效氧化物厚度，并为隧道势垒提供大的设计空间以满足某些器件的设计要求。例如，调节隧道势垒和氧化铝层60的厚度能很好地控制器件100的保持时间和编程/擦除性能。在另一个例子中，可以精细地调节和控制捕获在高-k氧化铝层中的电荷量以每单元存储4个以上的位。
再次参考图1，器件100还包括作为控制栅极的至少一个金属栅极区80。通过使覆盖第二介质层70而形成的金属层图案化来形成金属栅极区80。图案化的金属栅极区80至少位于其中形成p-i-n a-Si二极管结的一个限定的n-型a-Si源极或漏极区40上。金属栅极区80的图案几何没有具体地显示在图1中，其仅仅是示例性的，本领域技术人员会知道金属栅极区80和它们的互相连接的许多变化、替代方案和改变。例如，金属栅极区80可以电连接到所述存储阵列字线(未显示)，其可以正交于连接到导电层30的存储位线。在一个实施方案中，作为存储单元控制栅极的金属栅极区80可由高功函材料制造，以抑制寄生栅极擦除电流。在一个例子中，金属栅极区80包括钛材料。在另一个例子中，金属栅极区80包括铝材料。
在另一种可供选择的实施方案中，在漏极区40和金属栅极区80之间施加预定的高漏极电压之后，能够使第二介电层70导电，导致破坏绝缘。在存储单元位线施加小的电压，在金属栅极区80的层和p-型a-Si层中的价电子带和费米能级之间产生能量差。在它们与第二介电层70的界面附近，分别累积电子和空穴。当施加的电压达到预定值以上时，开始发生隧穿效应并发生电子-空穴复合(RC)，产生热并将热传输到第二绝缘层中。RC热导致ONO层或者氧化铝层的绝缘击穿。如本发明说明书中别处所述，该高漏极电压也能导致非晶硅再结晶。通过由其中的外部电场所增强的掺杂剂定向相互扩散而诱导的成核，发生掺杂的非晶硅材料的再结晶。在包括n-型a-Si层40、i-型a-Si层50、和p-型a-Si层60的非晶硅层内的结晶区变成对载流子高度传导。换言之，可以形成n-型漏极区40和金属栅极区80之间的导电通路90，如图1所示。施加高漏极电压是任选的步骤，以形成所谓的一次编程(OTP)单元。在一个具体的实施方案中，可以选择具有这种a-Si MONOS或MAS单元结构的器件100，以在其漏极区40和栅极区80之间形成导电通路90。在另一个具体的实施方案中，可以选择具有这种a-Si MONOS或MAS单元结构的器件100，而不在其漏极区40和栅极区80之间形成导电通路。因此，通过n-型a-Si漏极区40和金属栅极区80之间的导电或不导电可以存储或成功地写入数据。为了读出所述的存储单元中存储的数据，例如，检查连接到待读出存储单元的字线和位线之间的导电或不导电，从而得到读出数据。换言之，如图1所示的器件100代表具有OTP功能的a-Si MONOS或MAS存储单元的一个实施方案。
根据本发明的一个实施方案，具有OTP功能的a-Si MONOS或MAS存储单元结构的器件100可以横向重复以形成存储阵列。该存储阵列另外可以用层间电介质钝化，所述层间电介质具有与该栅极、源极或漏极区的多个金属互连和/或接触。在另一个实施方案中，钝化层可以进一步平坦化，以形成用于再次堆叠多个器件100的衬底。在又一个实施方案中，本发明提供具有OTP功能的a-Si MONOS或MAS存储单元结构，该存储单元结构可以集成为多层以形成三维存储阵列。
图2是显示根据本发明一个实施方案的制造具有OTP功能的a-SiMONOS或MAS存储单元结构的方法的简图。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。方法2000包括以下步骤：
1.在衬底上形成第一绝缘层的步骤2100；
2.形成嵌入第二绝缘层的n-型a-Si源极或漏极区的步骤2200；
3.形成覆盖i-型a-Si层的p-型a-Si层的步骤2300；
4.形成第三绝缘层的步骤2400；
5.形成金属控制栅极的步骤2500；
6.选择性地在漏极区和金属控制栅极之间形成导电通路的步骤2600；和
7.形成层间电介质的步骤2700。
上述步骤序列为根据本发明的一个实施方案的方法。也可以提供其它的替代方案，其中加入步骤，省去一个或多个步骤，或以不同的序列提供一个或多个步骤，这没有脱离本发明中权利要求所要求保护的范围。例如，具有通过方法2000制造的具有OTP功能的a-Si MONOS或MAS存储单元结构的半导体器件是器件100。本发明的更多细节可以在整个本发明的说明书尤其是下文中找到。
在步骤2100中，在衬底上形成绝缘层。图3A显示根据本发明一个实施方案的用于制造含有具有OTP功能的a-Si MONOS或MAS存储单元结构的半导体器件的形成绝缘层的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。
如图3A所示，提供起始衬底110。例如，衬底110包括硅。在另一个例子中，衬底110包括多个半导体器件，该半导体器件含有多个嵌入钝化的层间电介质的CMOS存储器件。在衬底110上，形成第一绝缘层120。在一个实施方案中，第一绝缘层120包括二氧化硅。例如，通过热氧化法形成二氧化硅。在另一个例子中，二氧化硅层是通过使用高密度等离子体化学气相沉积(HDP-CVD)技术沉积的。
参考图2，在步骤2200中，形成一个或多个n-型a-Si源极或漏极区。图3B、3C、3D和3E显示了根据本发明一个实施方案的用于制造含有具有OTP功能的a-Si MONOS或MAS存储单元结构的半导体器件的形成一个n-型a-Si源极或漏极区的简化方法。这些图仅仅是举例，其不应该不合理地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。例如，可以实施步骤2200以制造器件100。
如图3B所示，在第一绝缘层120上顺序地形成导电层130、扩散势垒层135和n-型a-Si层140。在一个实施方案中，导电层130由金属硅化物材料制成。金属硅化物能够形成用于电连接的接触焊盘。例如，导电层130可以与沿某些方向嵌入第一绝缘层120的存储阵列位线(未显示)电连接。在另一个例子中，导电层130是硅化钛(TiSi2)。在另一个实施方案中，TiSi2层可以通过各种沉积技术形成，包括蒸发、溅射或CVD。例如，TiSi2层是通过使用SiH4和TiCl4等的气体混合物的热CVD并随后在600～800℃下热退火形成。
在又一个实施方案中，为减少金属的相互扩散问题，在形成半导体层前，沉积覆盖导电层130的扩散势垒层135。例如，扩散势垒层135由氮化钛(TiN)材料制成。在另一个例子中，TiN层是用低压化学气相沉积(LPCVD)或物理气相沉积(PVD)沉积的。再次参考图3B，在扩散势垒层135上形成n-型a-Si层140。在另一个实施方案中，通过低温(＜400℃)等离子体增强的CVD，利用SiH4/PH3/H2气体混合物流来沉积n-型a-Si层140，其中磷是n-型掺杂剂杂质。其它的可替代方法，如LPCVD和原子层沉积(ALD)技术可用于形成n-型a-Si层140。明显地，本领域技术人员会知道形成包括其掺杂剂的n-型a-Si的许多其它的替代方案。
参考图3C，根据本发明的一个实施方案，仍在步骤2200中，对序列层130、135和140进行图案化和蚀刻。在一个实施方案中，通过涂覆光刻胶层并随后在图案化光掩模下暴露于紫外光进行所述图案化。显影光刻胶层并清洗剥离暴露的光刻胶材料，得到由部分暴露的n-型a-Si层140和仍被光刻胶层覆盖的一个或多个限定区域组成的表面。此外，进行等离子体蚀刻以除去未掩蔽的层130、135和140直到暴露出第一绝缘层120。蚀刻过程是各向异性的，使得保留被光刻胶层图案覆盖的区域。除去光刻胶层之后，如图3C所示形成一个或多个限定区域150。在一个实施方案中，一个或多个限定区域150的每一个包括n-型a-Si层140a、扩散势垒层135a和导电层130a的限定部分。限定的n-型a-Si层140a位于覆盖限定导电层130a的限定扩散势垒层135a上。
另外在步骤2200中，加入第二绝缘层160以完全覆盖所形成的一个或多个限定区域150和第一绝缘层120的暴露区域，如图3D所示。在一个实施方案中，第二绝缘层160包括二氧化硅。例如，用高密度等离子体(HDP)化学气相沉积来沉积二氧化硅。在另一个例子中，二氧化硅是原硅酸四乙酯TEOS沉积的二氧化硅。
参考图3E，仍在步骤2200中，进行化学机械平坦化(CMP)过程以除去额外量的第二绝缘层160，直到暴露出限定区域150中的n-型a-Si层140a并形成共平坦化的表面。CMP平坦化的表面至少包括区域140a中n-型a-Si层的部分第一表面141和第二绝缘层160的部分第二表面161。在另一个实施方案中，CMP方法和干蚀刻方法的组合或单独的干蚀刻方法可用于除去额外量的第二绝缘层160。在本发明的又一个实施方案中，在限定区域150周围沉积第二绝缘层160(如图3C所示)，直到第二绝缘层160的第二表面161与区域140a中n-型a-Si的第一表面141基本上共平面。将在一个或多个限定区域150的每一个内的n-型a-Si层140a嵌入具有共平面表面的第二绝缘层150，并能形成存储器件的源极或漏极区。例如，所述存储器件是器件100。
再次参考图2，在步骤2300中，形成i-型a-Si和p-型a-Si的顺序层。图3F显示根据本发明的一个实施方案，形成覆盖i-型a-Si层的p-型a-Si层，用于制造含有具有OTP功能的a-Si MONOS或MAS存储单元结构的半导体器件的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。
如图3F所示，形成覆盖限定区域150中n-型a-Si层140a的表面141和第二绝缘层160的表面161的本征或未掺杂的(即，i-型)a-Si层170。在一个实施方案中，i-型a-Si层170至少部分地和限定区域150中n-型a-Si层140a的表面141接触。在另一个实施方案中，通过利用SiH4/H2气体混合物流的低温(＜450℃)等离子增强的CVD来沉积i-型a-Si层170。在另一个例子中，在450℃下通过LPCVD，利用Si2H6沉积非晶硅来形成i-型a-Si层170。可以使用其它的替代方法，如使用SiH4或Si2H6的ALD方法。
另外在步骤2300中，沉积覆盖i-型a-Si层170的p-型a-Si层180。例如，通过低温(＜450℃)等离子体增强的CVD方法，利用SiH4/BF3/H2气体混合物流沉积p-型a-Si层180。其它可选择的方法如LPCVD和ALD技术可用于形成p-型a-Si层180。当然，本领域技术人员会知道形成包括其掺杂剂的p-型a-Si的许多其它的选择。在一个具体的实施方案中，在限定的n-型a-Si层140a上存在i-型a-Si和p-型a-Si的顺序层，其能够形成a-Si p-i-n二极管结。所述a-Si p-i-n二极管结可以用作存储单元的存取器件。在另一个具体的实施方案中，限定区域150之一中的限定n-型a-Si层140a形成源极区，和相邻区域150中的限定n-型a-Si层140a形成漏极区。在两个区域150上，i-型a-Si层170上的p-型a-Si层180形成连接n-型源极区与n-型漏极区的薄膜晶体管沟道。根据本发明的一个实施方案，包括a-Si p-沟道薄膜晶体管的这种结构也可以用作存储单元的存取器件。
再次参考图2，在步骤2400中，形成第三绝缘层。图3G显示根据本发明的一个实施方案，用于制造含有具有OTP功能的a-Si MONOS或MAS存储单元结构的半导体器件的形成电荷-捕获绝缘层的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。
参考图3G，形成覆盖所述p-型a-Si层180的第三绝缘层190。在一个具体的实施方案中，第三绝缘层包括夹在下部氧化物层和上部氧化物层之间的氮化物层。例如，所述氮化物层是通过ALD技术沉积的氮化硅。在另一个例子中，所述氮化物是富硅的氮化物。所述下部氧化物层是隔离氮化物层和p-型a-Si层180的隧道氧化物。所述上部氧化物层是阻挡氧化物或栅极绝缘层，为氮化物层内的电荷保持设置高的势垒。在一个例子中，所述下部氧化物层和上部氧化物层都由二氧化硅制成。在另一个例子中，通过ALD技术生长二氧化硅。在一个实施方案中，所述上部氧化物层比所述下部氧化物层更厚。
再次参考图3G，在另一个具体的实施方案中，第三绝缘层190包括具有更高介电常数的氧化铝层。在一个实施方案中，所述氧化铝层同时用作电荷捕获电介质和阻挡或控制栅极电介质。例如，使用低温(～100℃)ALD技术沉积氧化铝层180，随后热退火。在某些实施方案中，在氧化铝层和p-型a-Si层180之间加入下部隧道势垒层，其中高迁移率热载流子可以通过编程电场从n-型a-Si漏极区140a注入到氧化铝层。在一个例子中，隧道势垒层可为二氧化硅。在另一个例子中，通过原子层沉积形成二氧化硅。在又一个实施方案中，使用氧化铝作为电荷捕获元件有效地降低了等效总氧化物厚度(EOT)，因此降低了存取时间。因为降低EOT，所以可调节隧道势垒层的厚度，以升高势垒高度，实现更好的电荷保持时间。
在步骤2500中，形成金属控制栅极。图3H显示根据本发明的一个实施方案，用于制造含有具有OTP功能的a-Si MONOS或MAS存储单元结构的半导体器件的形成金属控制栅极的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。例如，实施本发明方法的步骤2500以制造器件100的金属控制栅极。
如图3H所示，沉积覆盖第三绝缘层190的金属层200。金属层200包括具有高功函的材料。在一个例子中，金属层200由铝材料制成。在另一个例子中，金属层200包括钛材料。可以通过各种技术进行所述金属沉积，包括蒸发、溅射、和电化学沉积(ECD)。
根据本发明的一个实施方案，可以通过图案化位于第三绝缘层190上的金属层200来形成控制栅极，第三绝缘层190在步骤2300中形成的a-Si p-i-n二极管结上。在另一个实施方案中，所述图案化的控制栅极位于可选择地在步骤2300中形成的p-沟道TFT上。在另一个实施方案中，在每个存储单元内可以形成双金属栅极。用于形成每个控制栅极的图案化和蚀刻方法包括已知的方法，如涂覆光刻胶层、掩模、曝光、显影光刻胶、剥离暴光的光刻胶残余物、蚀刻金属和移除光刻胶层等。
在另一个实施方案中，每个图案化的控制栅极可以与存储阵列字线电连接。存储阵列字线可以构造为正交于其存储阵列的位线的方向。尽管控制栅极的详细图案几何没有明确地在图3H中说明，但本领域技术人员会知道栅极结构的许多变化、替代方案和改变，其不应该不适当地限制权利要求的范围。在步骤2500结束时，控制栅极的形成完成了所述具有OTP功能的a-Si MONOS或MAS存储单元结构的形成。此外，根据本发明的某些实施方案，器件100的阵列，或存储阵列可通过重复包括从步骤2100到步骤2500的顺序步骤横向地制造。
再次参考图2，在步骤2600中，在漏极区和金属栅极区之间形成导电通路。图3I显示根据本发明的一个实施方案，在源极区和栅极区之间形成导电通路用以制造含有具有OTP功能的a-Si MONOS或MAS存储单元结构的半导体器件的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。
例如，选择性地实施本发明方法的步骤2600，以在器件100的漏极区140a和金属栅极区200之间形成导电通路210，如图3I所示。在一个具体的实施方案中，对于选定的单元100，将预定的高漏极电压施加于n-型a-Si漏极区140a(假设源极区接地)，并将位电压施加于金属栅极200。在a-Si层和金属栅极中的价电子能带级和费米能级之间产生能量差。在a-Si层和金属层以及电荷-捕获绝缘层之间的界面附近，对于空穴和电子分别形成量子阱态。漏极电压和位电压之间的电压差变为预定值或更大时，电子通过隧道效应穿过由第三绝缘层190形成的势垒，与空穴再结合。该过程释放热，该热直接传递到第三绝缘层190，导致绝缘击穿。在另一个具体的实施方案中，同样的高漏极电压在a-Si层内产生强电场(从n-型a-Si层140a到p-型a-Si层180)。a-Si层中的掺杂剂(比如B、P、或As等)通过电场驱动，以沿场方向相互扩散。这些定向的相互扩散掺杂剂作为非晶硅结晶的成核晶种。结合非晶硅层(140a，170，和180)的再结晶和第三绝缘层190中绝缘击穿，在n-型a-Si漏极区140a和金属控制栅极200之间形成导电通路210。
在一个实施方案中，施加预定的高漏极电压是将数据写入单元的一部分，即仅一次编程或储存只读数据。对于几纳米的薄的电荷捕获绝缘层，击穿电压可以为约10伏。随着器件按比例地减小，编程电压可以进一步降低。在一个具体的实施方案中，对选定的a-Si MONOS或MAS存储单元实施步骤2600，以在漏极区和栅极区之间形成导电通路。在另一个具体的实施方案中，另一个选定的a-Si MONOS或MAS存储单元省略步骤2600，以不在其漏极区和栅极区之间形成这种导电通路。因此，通过相应存储单元的n-型a-Si漏极区和金属栅极区之间的导电或不导电，可以存储数据或成功将数据地写入存储阵列。为了读出存储在其存储单元中的数据，例如，检查连接到待读出存储单元的字线和位线之间的导电或不导电，从而实现数据读出。
再次参考图2，在步骤2700中，形成层间电介质。图3J显示形成覆盖器件的层间电介质220的简化方法，所述器件具有在步骤2500结束时形成的具有OTP功能的a-Si MONOS或MAS存储单元结构。该图仅仅是示例性的，其不应该不适当地限制权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。例如，在形成层间电介质220之前，可以在步骤2600结束时形成多个包括具有OTP功能的a-SiMONOS或MAS存储单元结构的器件。另外，金属互连(未显示)可以嵌入层间电介质220中，用于存储阵列的位线或者字线。在另一个具体的实施方案中，在通过步骤2100到2700形成的具有OTP功能的a-SiMONOS或MAS存储单元结构可三维(3D)堆叠。例如，通过CMP或回蚀刻处理可以进一步平坦化所述层间电介质。所述电介质的平坦化的表面可以用作新的衬底。然后可以重复方法2000，以形成另一个存储单元阵列层。
如图3I所示，在一个具体的实施方案中，本发明提供包括具有OTP功能的a-Si MONOS或MAS存储单元结构的器件。该器件包括衬底、在衬底上的介电层和嵌入第一介电层的一个或多个源极或漏极区。所述一个或多个源极或漏极区的每一个包括n-型a-Si层、扩散势垒层和导电层。具有与第一介电层共平面的表面的n-型a-Si层位于扩散势垒层上。扩散势垒层覆盖该导电层。另外，所述器件包括覆盖n-型a-Si层和第一介电层的共平面表面的本征型(i-型)a-Si层。此外，所述器件包括覆盖i-型a-Si层的p-型a-Si层。所述器件还包括覆盖p-型a-Si层的第二介电层和覆盖第二介电层的至少一个控制栅极。控制栅极与一个或多个源极或漏极区的漏极区相连。此外，所述器件包括通过施加一定的电压在控制栅极和相连的漏极区之间形成的任选的导电通路。
上述用于制造包括具有OTP功能的a-Si MONOS或MAS存储单元结构的半导体器件的方法仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。对于本领域技术人员，可以具有许多的替代方案、改变和变化。例如，一些步骤可以扩大和/或组合。其它步骤可以插入上述步骤中。根据一个具体的实施方案，方法2000简明地提供具有相同结构的器件100的存储单元二维阵列。根据另一个具体的实施方案，可以重复方法2000以堆叠多层的存储单元结构，使得可以制造存储单元结构的3D阵列。形成n-型a-Si源极或漏极区、a-Si p-i-n二极管结或p-沟道TFT、和用于电荷捕获的ONO层或氧化铝层，以及随后的金属控制栅极的简单性提供了容易的3D可堆叠性。例如，包括具有OTP功能的a-Si MONOS或MAS存储单元结构的器件100可以三维地嵌入更大的芯片中，具有在垂直方向上增加的每单位面积的存储密度。
本发明具有各种优点。本发明的一些实施方案提供能3D堆叠的a-SiMONOS存储单元。本发明的某些实施方案在存储单元中提供作为存储存取器件的a-Si p-i-n二极管结。例如用低温(＜450℃)CVD方法形成a-Si p-i-n二极管结。一些实施方案也通过在漏极和栅极之间任选形成导电通路，为存储单元提供一次可编程功能。本发明的具体实施方案提供穿过a-Si层的再结晶和由在预定值以上所施加的漏极电压诱导的绝缘击穿，从而选择性地形成这种导电通路的方法。a-Si结和OTP通道形成方法满足3D存储单元的可堆叠性和热预算限制。本发明的一些实施方案可降低晶体管漏电流并改善存储单元的电荷保持时间。本发明的某些实施方案通过使用与确定的CMOS技术完全兼容的那些工艺过程来提供制造3D存储单元的简单方法。
还应理解，本发明中所述的实施例和实施方式仅仅是用于说明性的目的，本领域技术人员在本发明启示下可认识到各种改变或变化，其也在本发明的精神和范围之内和所附的权利要求的范围之内。
Claims (36)
1.一种制造具有一次可编程OTP功能的非晶硅a-Si金属-氧化物-氮化物-氧化物-半导体MONOS或金属-氧化铝-硅MAS存储单元结构的方法，所述方法包括：
提供衬底；
在所述衬底上形成第一绝缘层；
在所述第一绝缘层上形成一个或多个源极或漏极区，所述一个或多个源极或漏极区的每一个包含第一表面并包括n-型a-Si层、势垒层和导电层，所述n-型a-Si层在所述势垒层上，所述势垒层覆盖所述导电层，所述第一表面由n-型a-Si构成；
在所述第一绝缘层上形成第二绝缘层，所述第二绝缘层包含第二表面，所述第二表面与所述第一表面共平面；
形成覆盖所述第一表面和第二表面的i-型a-Si层；
形成覆盖所述i-型a-Si层的p-型a-Si层；
形成覆盖所述p-型a-Si层的第三绝缘层；
形成覆盖所述第三绝缘层的金属层；
通过图案化所述金属层形成一个或多个控制栅极；所述一个或多个控制栅极的每一个与一个源极区和一个漏极区相连；和
在选定的一个或多个控制栅极的每一个和相连的漏极区之间施加一定的电压，以分别形成导电通路。
2.如权利要求1所述的方法，其中在所述第一绝缘层上形成一个或多个源极或漏极区的方法还包括：
在所述第一绝缘层上沉积所述导电层；
沉积所述势垒层以覆盖所述导电层；
沉积所述n-型a-Si层以覆盖所述势垒层；和
图案化所述n-型a-Si层、势垒层和导电层，以形成包括所述第一表面的限定区域。
3.如权利要求2所述的方法，其中所述导电层是包括TiSi2的金属硅化物。
4.如权利要求2所述的方法，其中所述势垒层是包括TiN的金属氮化物。
5.如权利要求1所述的方法，其中所述第一绝缘层包括二氧化硅。
6.如权利要求1所述的方法，其中在所述第一绝缘层上形成第二绝缘层的步骤还包括：
沉积所述第二绝缘层以覆盖所述第一绝缘层上的一个或多个源极或漏极区；和
实施CMP和/或回蚀刻过程以形成第二表面，所述第二表面与所述第一表面共平面。
7.如权利要求6所述的方法，其中所述第二绝缘层包括通过高密度等离子体辅助的化学气相沉积所沉积的二氧化硅。
8.如权利要求6所述的方法，其中所述第二绝缘层包括TEOS沉积的二氧化硅。
9.如权利要求1所述的方法，其中所述i-型a-Si层包括本征硅材料。
10.如权利要求1所述的方法，其中覆盖所述i-型a-Si层的所述p-型a-Si层能够在所述第一表面形成非晶硅PIN二极管结。
11.如权利要求1所述的方法，其中覆盖所述i-型a-Si层的p-型a-Si层能够形成连接所述源极区的n-型a-Si层和所述漏极区的n-型a-Si层的p-沟道。
12.如权利要求1所述的方法，其中形成所述非晶硅层的步骤还包括通过在450摄氏度下的低压化学气相沉积LP-CVD方法利用Si2H6沉积非晶硅层、或通过等离子体CVD利用SiH4沉积非晶硅层、或通过原子层沉积ALD方法利用SiH4或Si2H6沉积非晶硅层。
13.如权利要求1所述的方法，其中所述第三绝缘层还包括通过原子层沉积ALD技术生长的ONO层或氧化铝层。
14.如权利要求13所述的方法，其中所述ONO层包括：
在所述p-型a-Si层上的二氧化硅隧道层；
覆盖所述二氧化硅隧道层的氮化硅层；和
覆盖所述氮化硅层的二氧化硅阻挡层。
15.如权利要求1所述的方法，其中覆盖所述第三绝缘层的所述金属层包括铝材料。
16.如权利要求1所述的方法，其中覆盖所述第三绝缘层的所述金属层包括钛材料。
17.如权利要求1所述的方法，其中所述控制栅极位于至少一个源极区和一个漏极区上。
18.如权利要求1所述的方法，其中在所述一个或多个选定漏极区的每一个和相连的控制栅极之间施加的电压足够高，以具有足够的复合热，用于a-Si层的再结晶并引起所述第三绝缘层的绝缘击穿。
19.如权利要求1所述的方法，还包括重复所述方法步骤以三维地集成所述存储单元结构。
20.一种包括具有一次可编程OTP功能的非晶硅a-Si金属-氧化物-氮化物-氧化物-半导体MONOS或金属-氧化铝-硅MAS存储单元结构的器件，所述器件包括：
衬底；
在所述衬底上的第一介电层，所述第一介电层包含第一表面；
嵌入所述第一介电层的一个或多个源极或漏极区，所述一个或多个源极或漏极区的每一个包括n-型a-Si层、扩散势垒层和导电层，所述扩散势垒层覆盖所述导电层，所述n-型a-Si层位于所述扩散势垒层上并包含第二表面，所述第二表面与所述第一表面共平面；
覆盖所述第一表面和第二表面的本征i-型a-Si层；
覆盖所述i-型a-Si层的p-型a-Si层；
覆盖所述p-型a-Si层的第二介电层；
覆盖所述第二介质层的至少一个控制栅极，所述控制栅极与所述一个或多个源极或漏极区的漏极区相连；和
通过施加一定的电压在所述控制栅极和相连的漏极区之间形成的导电通路。
21.如权利要求20所述的器件，其中所述第一介电层包括二氧化硅。
22.如权利要求20所述的器件，其中所述第一导电层是包括TiSi2的金属硅化物。
23.如权利要求22所述的器件，其中所述金属硅化物层能够与存储阵列位线电连接。
24.如权利要求20所述的器件，其中所述扩散势垒层是包括TiN的金属氮化物。
25.如权利要求20所述的器件，其中覆盖所述i-型a-Si层的所述p-型a-Si层能够在所述第二表面形成非晶硅p-i-n二极管结。
26.如权利要求20所述的器件，其中所述p-型a-Si层上的所述第二介电层包括通过原子层沉积ALD技术生长的ONO层或氧化铝层。
27.如权利要求26所述的器件，其中所述ONO层包括夹在上部二氧化硅阻挡层和下部二氧化硅隧道层之间的氮化硅层。
28.如权利要求26所述的器件，还包括在形成所述氧化铝层之前在所述p-型a-Si层上的隧道势垒层。
29.如权利要求20所述的器件，其中所述控制栅极的特征在于覆盖所述第二介质层的金属层图案。
30.如权利要求29所述的器件，其中所述金属层包括钛。
31.如权利要求29所述的器件，其中所述金属层包括铝。
32.如权利要求29所述的器件，其中所述金属层与存储阵列字线电连接。
33.如权利要求20所述的器件，其中所述导电通路包括穿过所述a-Si层的再结晶沟道。
34.如权利要求20所述的器件，其中所述导电通路包括穿过第二绝缘层的击穿区域。
35.如权利要求20所述的器件，其中在选定的控制栅极和相连的漏极区之间形成的导电通路为存储单元提供用于数据存储的导电状态。
36.如权利要求20所述的器件，其中在选定的控制栅极和相连的漏极区之间形成的导电通路为存储单元提供用于数据存储的不导电状态。
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