CN101617369B - 具有用于时序控制的虚位线的存储器 - Google Patents

Abstract

本发明提供一种具有至少一个存储器阵列块(10)的存储器，该至少一个存储器阵列块(10)包括N个字线，其中N大于1。该存储器包括耦合到至少一个存储器阵列块(10)的多个感测放大器(28、29)。该存储器还包括至少一个虚位线(40、41)，其中该至少一个虚位线(40、41)包括M个位单元(42、43)，其中M与N相等。该存储器还包括耦合到该至少一个虚位线(40、41)的时序电路(20)，其中该时序电路(20)包括耦合到感测电路(70)的至少一个堆叠下拉晶体管(60、61)，该感测电路(70)用于生成用于存储器存取的时序控制的锁存器控制输出信号(104)。时序控制可以包括生成用于读取操作的感测触发信号(44)以使能多个感测放大器(28、29)和/或生成用于终止存储器存取的局部复位信号(100)，例如禁用用于写入操作的多个写入驱动器(26、27)。

Description

具有用于时序控制的虚位线的存储器

技术领域

本公开一般涉及存储器，更具体地，涉及具有用于时序控制的虚位线的存储器。

背景技术

可配置或编译的存储器允许用户指定在有限的范围之内的字以及每个字的位，导致跨过大范围可能的物理字线行和位线列组合的存储器配置，因此该实例的物理尺寸也显著变化。实现最大速度的同时保持鲁棒(robust)操作的关键是能够对所有可能的配置保持几乎恒定的感测余量(sense margin)，所述感测余量满足确保数据被适当地读取的目标最小值。由于工艺模型不是完全准确的并且由于制造工艺本身可能偏移或变化，因此另外期望在必要时能够调整感测余量而在要构造的电路中没有掩模改变和设计改变。

附图说明

利用例子来说明本发明，但本发明不局限于附图，在附图中同样的附图标记指示类似的元件。图中的元件是为了简单和清楚而示出的，并不必按比例绘制。

图1以框图形式示出根据本发明一个实施例的存储器块10。

图2以部分框图形式和部分示意图形式示出根据本发明一个实施例的图1的存储器块10的一部分。

图3以时序图形式示出在读取周期期间图1和2的存储器块10的多个信号的时序。

图4以时序图形式示出在写入周期期间图1和2的存储器块10的多个信号的时序。

具体实施方式

一些现有技术方案使用不追踪位行为的延迟元件，因而无法充分地追踪存储器的实际行为，尤其是当实例(instantiation)的尺寸变化时。不使用虚单元的现有技术方案对工艺变化可能无法足够好地追踪。一些现有技术方案使用复杂的感测路径的多个复制物，包括虚字线、虚单元和虚感测放大器。不幸的是，这些现有技术方法需要大量的半导体面积来实现，更加难以调整，并且趋于过分保守，这些导致存储器存取时间变慢。另外，因为在整个阵列上的各存储单元的电学特性的变化较大，所以感测路径的完全复制施加上可能不能如所期望的那样准确。因为实际的各存储单元的电学特性在阵列上显著变化(如，对阵列内的单元的驱动力存在宽的分布)，用于时序控制的虚存储单元的电学特性也会显著变化(如，虚单元的驱动力可能处于该宽分布之内的任何位置)。

在一个实施例中，本发明试图使用更简单的逻辑对这些方案加以改进，以提供下面特性的一种或多种，即更好的追踪、更加鲁棒的感测、更优化的时序、降低的面积和功率、对多种工艺变化降低的时序变化性、良好的保持追踪的可调性、和/或对包括多块结构的所有可配置存储器类型的广泛应用。

在一个实施例中，本发明具体地解决对编译的存储器配置保持几乎恒定的感测差分的需要，以在最大化性能的同时保证鲁棒感测。在一个实施例中，本发明使用自计时(self-timed)的控制电路，该控制电路利用与位于存储器阵列之外的可较宽地调节的下拉(pulldown)电路相关联一个或多个虚位线的RC负载特性。在一个实施例中，在存储器阵列之内的一个或多个虚位线用作对在该阵列之外的放电电路的负载，以产生对正常的或实际位线的精确负载匹配，同时允许容易地调整感测余量的灵活性。需要的电路也可以更简单并且也可以允许对于各种模式(诸如读取、写入和测试)的单独的放电控制。替代实施例可以包括更少的模式或不同的模式。

注意，存储器块10的一些实施例可以使用多个单位线(即位线信号)，其中通过检测在对应的位线信号上的电压确定来自存储单元的数据值。存储器块10的其它实施例可以使用位线的差分对(differential pairs)(即，位线信号和位线＊信号)，其中通过检测在对应的位线和位线＊对上的电压差确定来自存储单元的数据值。在其它实施例中，对于存储器块10可以使用任何适当的结构。

可以参考单导体、多个导体、单向导体或双向导体来示出或描述本文中讨论的导体。然而，不同的实施例可以改变导体的实现。例如，可以使用单独的单向导体，而不使用双向导体，反之亦然。此外，可以将多个导体替换为串行地或以时间复用方式传递多个信号的单导体。同样地，可以将传送多个信号的单导体分成传送这些信号的子集的多种不同的导体。因此对于传递信号存在多种选择。

当提及将信号、状态位或类似的装置表现为其逻辑真或逻辑假状态时，本文分别使用术语″断言″或″置位″和″无效(negate)″(或″去断言″或″清零″)。如果逻辑真状态是逻辑电平1，则逻辑假状态是逻辑电平0。并且如果逻辑真状态是逻辑电平0，则逻辑假状态是逻辑电平1。

本文中描述的每个信号可以被设计为正或负逻辑，其中可以通过在信号名上的横杠或信号名后面的星号(^＊)指示负逻辑。在负逻辑信号的情况下，信号为低电平有效，其中逻辑真状态对应于逻辑电平0。在正逻辑信号的情况下，信号为高电平有效，其中逻辑真状态对应于逻辑电平1。注意，本文中描述的任何信号可以被设计为负或者正逻辑信号。因此，在替代实施例中，被描述为正逻辑信号的那些信号可以被实现为负逻辑信号，并且被描述为负逻辑信号的那些信号可以被实现为正逻辑信号。

现在将描述图1。示出的存储器块10的实施例具有存储器阵列12和存储器阵列14。在示出的实施例中，存储器阵列12包括对于存储器阵列以标准方式耦合的多个实际字线(如46)和多个实际位线(如45)。为了清楚的目的，没有画出其余的字线和位线。然而，存储器阵列12和14可以具有任何期望数目的实际字线(如46)和位线(如45)。注意，存储器阵列12和14共用字线(如46)，但具有单独的位线(如45)。另外，存储器阵列12和14共用局部控制电路16并且被耦合到局部控制电路16(包括时序电路20和感测触发信号44)，共用行译码器50和字线驱动器52并且被耦合到行译码器50和字线驱动器52，以及共用全局控制电路18并且被耦合到全局控制电路18。在示出的实施例中，仅为了清楚的目的，将时序电路20画成阴影。存储器阵列12被耦合到写入驱动器27、感测放大器29、列复用器(multiplexers)31以及I/O缓冲器33。类似地，存储器阵列14被耦合到写入驱动器26、感测放大器28、列复用器30以及I/O缓冲器32。在示出的实施例中，没有使用虚字线、虚字线驱动器或虚行译码器。替代地，替代实施例可以期望使用虚字线、虚字线驱动器和/或虚行译码器，但不是必要的。

在图1中示出的存储器块10利用虚单元42、43和虚位线40、41。在示出的实施例中，多个虚存储单元或位单元(包括虚单元42)被耦合到虚位线41，并且多个虚存储单元(包括虚单元43)被耦合到虚位线40。在一个实施例中，耦合到虚位线41的虚单元(如42)的数目与阵列12中耦合到每个对应的实际位线(如45)的实际位单元的数目相同。替代实施例可以选择以其它方式耦合到虚位线(如41)的虚单元(如42)的数目。注意，每个字线(如46)用于在存储器阵列12中选择一些实际单元，但虚单元(42、43)的选择栅极被关闭(tieoff)在虚单元(42，43)之内。还要注意，字线(如46)延迟将随存储器阵列(如12、14)的宽度增加以及关联的I/O电路(如26、28、30、32、27、29、31、33)的增加而变化，但驱动力和跨该相同宽度的缓冲器(如感测触发信号44的缓冲器)的负载可以用这样的方法实现，即当其随存储器宽度而变化时匹配字线的延迟。因此不需要虚字线、虚行译码器或虚字线驱动器。这可以在集成电路上节省大量的半导体面积，尤其是当使用很多存储器块(如10)时。注意，在示出的实施例中，不管使用多少存储器块(如10)仅需要一个全局控制电路18。存储器阵列14可以以与对存储器阵列12的描述的同样方式工作。对于一些实施例，除虚单元(如42、43)、虚位线(如40、41)、局部控制电路16、感测触发信号44和全局控制电路18以外，取决于使用的存储器类型，存储器块10的其余的电路可以以标准方式工作。

在一个实施例中，虚位单元不被字线选择，通栅(pass gate)都被置于关闭(无效)以匹配未存取的位的负载。在实际阵列中，除阵列的列中的位之一以外都同样地被关闭。虚位线将仍匹配真实位线的负载，包括所有的互连和晶体管结电容，并且在真实位线上的有效行的位的任何耦合电容将是可忽略的。在替代实施例中，可以允许有效字线存取虚单元，但虚单元取决于其极性将妨碍或者帮助下拉电路的下拉，并且潜在地抽取(draw)更多的供应电流，这都是不希望的效应。将虚位线负载与实际位线匹配可以帮助在Y方向追踪存储器配置变化。通过对于跨I/O区的其它驱动器逼近字线驱动器所见到的相同的负载和单元驱动，来匹配X维度变化。而对于一些实施例，其可能无法与位线负载一样准确地匹配，其可以足够好地追踪X变化以在感测时序中调整字线驱动器的非复制(nonduplication)。注意，在示出的实施例中，X方向上的变化基本上是数字RC延迟，而Y方向上的变化涉及小信号模拟电压差分。结果，对于一些实施例，需要在实现时序电路方面更准确地匹配Y维度特性。在一些实施例中，可以实现X轴维度匹配，而不需要虚字线。替代实施例可以不同的方式工作。

在一个实施例中，在集成电路上形成存储器块10。不同的实施例可以具有任何数目的存储器块(如10)。注意，在单集成电路上的不同的存储器块(如10)可以具有不同的尺寸。另外，存储器块10可以具有任何期望的尺寸(即，可以具有任何期望数目的行和列)。存储器10可以是任何类型的存储器，例如，动态存取存储器(DRAM)、静态存取存储器(SRAM)、各种非易失性存储器(如，只读存储器(ROM))、寄存器阵列、以及能够利用这样的方法和/或结构以便降低存取时间并且保持高产出的任何类型的存储器。

图1示出具有分离存储器阵列12和14的存储器块10。替代实施例可以使用不同的存储器块10的结构。例如，替代实施例可以仅使用一个存储器阵列(如12)。然而，其它实施例可以使用多于两个使用共同控制电路(如16)的存储器阵列12、14。

在示出的实施例中，虚位线(如40、41)的长度和关联的虚单元(分别地，如42、43)的数目随着存储器块10中实际行/字线(如46)的数目增加而增加，从而复制实际位线(如45)的长度和RC特性。类似地，虚位线(如40、41)的长度和关联的虚单元(分别地，如42、43)的数目随着存储器块10中行/字线(如46)的数目降低而降低，从而仍复制实际位线(如45)的长度和RC特性。注意，在一个实施例中，与虚位线相关的虚单元的数目和与每个实际位线相关的实际单元的数目相同。替代实施例在需要时可以潜在地使用不同的追踪比(tracking ratio)。因此，实际位线(如45)的RC负载特性可以通过虚位线(如42、43)复制。替代实施例可以并行地使用任何数目的虚位线(40、41)以复制和/或倍增单实际位线(45)或位线对的负载。注意，在这个实施例中，配置虚单元逻辑状态使得它们都是逻辑高，这将确保在存在位单元通栅泄漏的情况下对下拉电路的最大对立(opposition)，从而当漏电流明显时确保较慢的放电以及较大的感测余量。因此，在这个实施例中，虚位线不仅追踪实际位线的寄生RC负载，而且包括在实际位线上最大漏电流的影响。在替代实施例中可以以其它方式配置虚单元(如42、43)。

在一些实施例中，考虑泄漏条件可能是重要的。作为一个可能的例子，对于使用SOI(绝缘体上硅)晶片的一些电路和工艺，泄漏可能是一个重要的问题。因此，对于一些实施例，考虑和/或补偿高泄漏电流可能是重要的。对于这样的实施例，时序电路设计可能需要考虑潜在的高泄漏电流。在一个实施例中，可以设计虚位单元(如晶体管的尺寸和布局)以提供与放电(即下拉)电路对立的最大漏电流。

在示出的实施例中，虚单元(如42、43)不用来对其关联的虚位线(分别地如40、41)放电。结果，示出的实施例不需要虚字线并且不需要虚感测放大器。这可能潜在地导致在面积方面的显著节省。代替使用虚单元(如42、43)对其关联的虚位线(分别地如40、41)放电，在时序电路20中可以使用下拉电路(参见图2)来实现该放电或下拉功能。通过使用单独的下拉电路代替虚单元(42、43)来对虚位线(分别地，40、41)放电，可以使用电学特性不象位单元装置那样多地变化的装置，这是通过最小化其对几何的和局部的(如管芯内或实例内(intra-instance))工艺变化的灵敏性实现的。例如，可能期望使用具有一种或多种下列特性的下拉晶体管：较大的沟道宽度、较大的沟道长度和/或较高的阈值电压。替代实施例可以选择产生随几何的和局部的工艺变化最低限度地改变的下拉效应的不同的器件特性，同时对全局工艺变化(如管芯到管芯、晶片到晶片、和批次到批次变化)工艺保持期望的追踪。因此，对于一些实施例，电路可以追踪总的工艺变化和趋势，而对随机的局部变化具有某些免疫性，尤其对那些典型地发生在窄宽度和短沟道器件上发生的由几何和电学的变化导致的那些局部变化。

注意，在示出的实施例中，不通过虚单元(如42、43)执行下拉虚位线(如40、41)的功能。利用虚单元(如42、43)下拉虚位线(如40、41)的问题是任何给定的虚单元的放电能力可能仅仅由于其在存储器阵列12、14中的位置或其它因素而在宽的分布上变化。在一些实施例中，该宽的分布可能是由于具有窄的沟道宽度的器件通常被用于实际单元和虚单元中。因此期望(如在时序控制20中)使用其它下拉电路来下拉虚位线(如40、41)，因为所述其它下拉电路的放电能力不受虚单元的宽的变化性的影响。所述其它下拉电路的增加的稳定性的一个原因应归于所述其它下拉电路能够使用较宽的和/或较长的沟道器件的事实。另外，由于所述其它下拉装置不受单元和阵列结构以及器件尺寸的限制，能够优化所述其它下拉电路中的器件尺寸。

另外利用虚单元(如42、43)下拉虚位线(如40、41)的另外的问题是，为了增加或降低虚位线(如40、41)的放电能力，这样的设计将被限制于使用整数个虚单元(如42、43)。因此，使用虚单元(如42、43)下拉虚位线(如40、41)导致对于控制虚位线(如40、41)的放电时序的灵活性较小。因此，期望(如在时序控制20中)使用其它下拉电路以便更紧密地控制虚位线(如40、41)的放电时序。

在一个实施例中，利用虚位线(如40、41)的放电时序控制感测触发信号44的断言。然后，利用感测触发信号44使能感测放大器28、29。接着，一旦感测放大器28、29被使能，就以标准方式读取存储器块10。

图2示出图1的存储器块10的一部分。一个或多个虚单元(如42)被耦合到一个或多个虚位线(如40)，以复制存储器阵列12、14中的实际位线上的单元负载。多个堆叠(如60、61)中的一个或多个可以用于放电虚位线(如40)。在示出的实施例中，单独的电路用于读取(42、40、60、61、71、80)并且单独的电路用于写入(43、41、62、63、72、90)。对于读取和写入两者或仅对于读取，替代实施例可以使用相同的电路。复用器71和72用于选择将读取电路还是写入电路耦合到感测锁存器(sense latch)70。本文中使用的术语“堆叠”意指一个或多个，并且术语“下拉晶体管的堆叠”意指一个或多个下拉晶体管。一些实施例可以仅用一个晶体管通过改变晶体管宽度或沟道长度来实现多种堆叠，从而实现与在每个堆叠中具有多个晶体管的堆叠类似的结果。

对于读取存取或读取周期，读取时钟108用于通过一个或多个选择的下拉堆叠60、61启动放电。堆叠选择信号120用于选择堆叠61并且堆叠选择信号122用于选择堆叠60。对于写入存取或写入周期，写入时钟110用于通过一个或多个选择的下拉堆叠62、63启动放电。堆叠选择信号124用于选择堆叠63而堆叠选择信号126用于选择堆叠62。可以加入其它堆叠选择信号(未示出)选择其它潜在地可用的堆叠(未示出)。一些实施例可以在特定存取周期期间仅断言一个堆叠选择信号，而其它实施例可以允许在一个存取周期期间多个堆叠选择信号的断言。

注意，在替代实施例中，第二虚位线和第二多个虚单元(未示出)也可以被耦合到读取下拉堆叠电路60、61。注意，在替代实施例中，第二虚位线和第二多个虚单元(未示出)也可以被耦合到写入下拉堆叠电路62、63。在替代实施例中，可以使用任何数目的虚位线。示出的用于读取的电路使用多个堆叠60、61，其中利用堆叠选择信号120和122选择用于虚位线(如40)的放电时序。示出的用于写入的电路使用多个堆叠62、63，其中利用堆叠选择信号124和126选择用于虚位线(如41)的放电时序。一些实施例可以每次仅选择一个堆叠，而替代实施例可以一次选择多个堆叠。堆叠选择信号120、122、124和126可以用于优化虚位线40、41的放电时序，从而在对存储器块10(参见图1)的正常的读取和写入存取期间可以优化感测放大器28和29的时序。

当与读取有关的虚位线40被放电时或者当与写入有关的虚位线41被放电时，将感测锁存器70置位。锁存器输出104被提供到局部感测使能驱动器67。接着，局部感测使能驱动器67提供用于触发感测放大器28、29的感测触发信号44。在一些实施例中，为了复制由于列复用器、感测放大器等等在实际位线(如45)上的负载，可以使用一个或多个负载调整电路69将更多的负载加入到虚位线40、41。替代实施例可以不使用负载调整电路69。

现在将描述图2的连接性。图2示出图1的存储器块10的一部分。时序电路20包括多个下拉堆叠(如60、61)，其中的任何一个或多个可以被选择并且用于对虚位线(如40)放电。下拉堆叠61包括晶体管81-83。n沟道晶体管83具有耦合到第二电源电压的第二电流电极，并且具有耦合到读取时钟信号108的控制电极。晶体管83的第一电流电极被耦合到n沟道晶体管82的第二电流电极。晶体管82的控制电极被耦合到堆叠选择信号120。晶体管82的第一电流电极被耦合到n沟道晶体管81的第二电流电极。晶体管81的控制电极也被耦合到堆叠选择信号120。晶体管81的第一电流电极被耦合到p沟道晶体管80的第二电流电极以及节点200。晶体管80的第一电流电极被耦合到第一电源电压，并且晶体管80的控制电极被耦合到读取时钟信号108。

继续说明图2的连接性，堆叠60包括晶体管84和85。n沟道晶体管85具有耦合到第二电源电压的第二电流电极，并且具有耦合到读取时钟信号108的控制电极。晶体管85的第一电流电极被耦合到n沟道晶体管84的第二电流电极。晶体管84的控制电极被耦合到堆叠选择信号122。晶体管84的第一电流电极被耦合到晶体管80的第二电流电极以及节点200。虚位线40也被耦合到节点200。一个或多个虚存储单元(如42)被耦合到虚位线40。尽管已经将虚存储单元42示出为具有单晶体管，对于虚存储单元(如42)，替代实施例可以使用任何期望的适当电路。节点200处的信号被标记为负载读取112。

局部感测时钟控制电路64可以用于提供堆叠选择信号120、122、124和126。在示出的实施例中，单独的电路用于读取(42、40、60、61、71、80)并且单独的电路用于写入(43、41、62、63、72、90)。对于读取和写入两者或仅对于读取，替代实施例可以使用相同的电路。在示出的实施例中，复用器71和72可以用于选择将读取电路还是写入电路耦合到感测锁存器70。

现在描述用于写入的下拉堆叠电路的连接性。时序电路20包括多个下拉堆叠(如62、63)，其中的任何一个或多个可以被选择并且用于对虚位线(如41)放电。下拉堆叠63包括晶体管91-93。n沟道晶体管93具有耦合到第二电源电压的第二电流电极，并且具有耦合到写入时钟信号110的控制电极。晶体管93的第一电流电极被耦合到n沟道晶体管92的第二电流电极。晶体管92的控制电极被耦合到堆叠选择信号124。晶体管92的第一电流电极被耦合到n沟道晶体管91的第二电流电极。晶体管91的控制电极也被耦合到堆叠选择信号124。晶体管91的第一电流电极被耦合到p沟道晶体管90的第二电流电极以及节点201。晶体管90的第一电流电极被耦合到第一电源电压，并且晶体管90的控制电极被耦合到写入时钟信号110。

继续说明图2的连接性，堆叠62包括晶体管94和95。n沟道晶体管95具有耦合到第二电源电压的第二电流电极，并且具有耦合到写入时钟信号110的控制电极。晶体管95的第一电流电极被耦合到n沟道晶体管94的第二电流电极。晶体管94的控制电极被耦合到堆叠选择信号126。晶体管94的第一电流电极被耦合到晶体管90的第二电流电极以及节点201。虚位线41也被耦合到节点201。一个或多个虚存储单元(如43)被耦合到虚位线41。尽管已经将虚存储单元43示出为具有单晶体管，但是对于虚存储单元(如43)，替代实施例可以使用任何期望的适当电路。节点201处的信号被标记为负载写入114。

负载读取信号112被提供为到复用器71的输入，并且负载写入信号114被提供为到复用器72的输入。读取和写入复用器选择信号116允许仅负载读取信号112和负载写入信号114之一通过到感测锁存器70的输入。当虚位线40被充分地放电(负载读取112被提供到锁存器70的输入)时或者当虚位线41被充分地放电(负载读取114被提供到锁存器70的输入)时，将锁存器70置位。尽管感测电路70的示出实施例使用锁存器，但是替代实施例可以使用任何期望的电路检测何时虚位线已经被放电。在示出的实施例中，当感测电路70感测虚位线已经被充分地放电时，在一个实施例中，感测电路70断言输出信号(锁存器输出104)。锁存器输出信号104被提供到局部感测使能驱动器电路67，该电路断言感测触发信号44作为响应。替代实施例可以不使用局部感测使能驱动器67。在一些实施例中，感测电路70的输出也可以被提供到复位逻辑68。在示出的实施例中，局部译码器和时钟缓冲器逻辑65提供使能或时钟输入到感测电路70。在替代实施例中，可以不同的方式对感测电路70使能或时控。

在示出的实施例中，复位逻辑68接收感测锁存器70的输出，并且随后提供局部复位信号100到希望被复位的局部控制电路16的部分。例如，局部复位信号100被提供到局部译码器和时钟缓冲器逻辑65以及局部感测时钟控制电路64。对于读取，局部感测时钟控制电路64接着改变读取时钟108的状态，从而预充电被选择的堆叠60、61。对于写入，局部感测时钟控制电路64接着改变写入时钟110的状态，从而对选择的堆叠62、63预充电。复位逻辑68接收感测锁存器70的输出，并且随后也提供全局复位信号106到希望被复位的全局控制电路18的部分(如全局时钟锁存器和缓冲器66)。在示出的实施例中，局部复位信号100也使其它信号无效以及终止对存储器块10的读取或写入操作或者存取。例如，在一个实施例中，局部复位信号100复位局部控制电路(如图1的16)并且也复位感测锁存器70(参见图2)。替代实施例可以不使用复位逻辑68或可以使用不同的电路和方法以发起对期望的堆叠60-63的预充电。

时钟118被提供到全局时钟锁存器和缓冲器电路66。接着，全局时钟锁存器和缓冲器电路66使用该时钟以产生导出时钟128。在示出的实施例中，该导出时钟128用于时钟电路64、65，并且也被提供到也可以被制造在相同的集成电路上的其它块(未示出)。在示出的实施例中，电路66是输入时钟锁存器，对于它而言，导出时钟128是输出。

尽管已经将电路64、65、67和68示出为局部控制电路16(参见图1)的一部分，替代实施例可以多种不同的方式实现和/或定位该功能性。同样地，尽管已经将尽管电路66示出为全局控制电路18的一部分(参见图1)，替代实施例可以不同的方式实现和/或定位该功能性。

图3示出在图1和2中示出的存储器块10的一个实施例的读取时序图。注意，读取时钟信号108使能选择的下拉堆叠(如60、61)。示出为锁存器输入102的虚位线40的放电导致锁存器70置位(信号锁存器输出104)。锁存器输出104的断言将感测触发信号44断言并断言局部复位100。感测触发信号44的断言导致感测放大器28和29被使能。结果，感测放大器28和29被使能以读取存储器阵列12和14中的实际位线(如45)。注意，局部复位100的断言将导致读取时钟108的无效，因此终止读取存取。结果，选择的下拉堆叠(如60、61)将被预充电以便接下来的读取存取，并且感测锁存器70将被复位。

图4示出在图1和2中示出的存储器块10的一个实施例的写入时序图。注意，写入时钟信号110使能选择的下拉堆叠(如62、63)并且断言写入驱动信号来使能写入驱动器26、27。示出为锁存器输入102的虚位线41的放电导致锁存器70置位(信号锁存器输出104)。锁存器输出104的断言将局部复位100断言。注意，局部复位100的断言将导致写入时钟110和写入驱动的无效，因此终止写入存取。结果，选择的下拉堆叠(如62、63)将被预充电以便接下来的写入存取，并且感测锁存器70将被复位。注意，对于示出的实施例，在局部感测使能驱动器67内的电路将防止感测触发信号44在写入存取期间断言。在示出的实施例中，感测放大器29(参见图1)在写入到存储器块10期间将不工作。在一个实施例中，电路使用诸如读取时钟108(参见图2)的信号作为到局部感测使能驱动器67的输入，从而仅读取将会激活局部感测使能驱动器67。

因为实现本发明的装置绝大部分由本领域技术人员所知的电子元件和电路组成，如上的说明被认为已经是必要的程度，为了便于对本发明的基础概念的理解和认识以及为了不扰乱或分散本发明的教导，将不再以更大程度解释电路细节。

尽管已经关于特定的导电类型或电位的极性描述本发明，但技术人员应当理解，电导类型和电位极性可以被反向。

可以使用各种不同的信息处理系统实现上述实施例中的一些(如果适用的话)。例如，尽管图1及其讨论描述了示范的存储器结构，呈现该示范的结构仅为了在讨论本发明的不同的方面上提供有用的参考。当然，该结构的实施方式已经被简化以便于讨论，其仅仅是根据本发明可以使用的许多不同类型的适当结构之一。本领域技术人员将认识到在逻辑块之间的边界仅仅是说明性的，并且替代的实施例可以合并逻辑块或电路元件，或将功能性的替代分解施加于各种逻辑块或电路元件上。

因此，应当理解，本文中描述的结构仅仅是示范性的，事实上实现相同的功能性的许多其它结构可以被实现。简而言之(但仍具有明确的意义)，实现相同的功能性的任何的组件布置被有效地″关联″，从而实现期望的功能。因此，本文中组合以实现特定的功能性的任何两个组件可以被看作彼此″相关联″，从而实现希望的功能性，而不管结构或中间的组件。同样地，这样关联的两个组件也可以被看作彼此″操作相连″或″操作耦合″以实现想望的功能性。

此外，例如，在一个实施例中，示出的存储器10的元件是位于单个集成电路上的或在同样的器件内的电路。替代地，存储器10可以包括任何数目的单独的集成电路或彼此相互连接的分离装置。还例如，存储器10或其部分可以是物理电路的或可转变为物理电路的逻辑表示的软式表示或编码表示。同样地，存储器10可以被实施为任何适当类型的硬件描述语言。

此外，本领域技术人员将认识到在上述操作的功能性之间的边界仅仅是说明性的。多个操作的功能性可以被合并到单个操作中，和/或单个操作的功能性可以被分配到另外的操作中。此外，替代实施例可以包括特定的操作的多个实例，并且在多种其它实施例中可以改变操作的次序。

存储器10可以被实施为可以从计算机可读介质或其它计算机系统上的其它介质取回的任何适当的类型硬件描述语言。计算机可读介质可以包括，例如而不限于，任何数目的下列介质：包括磁盘和磁带存储介质的磁存储介质；诸如高密度盘介质和数字视频盘式存储器介质的光存储介质(如CD-ROM、CD-R、等等)；包括基于半导体的存储单元的非易失性存储器存储介质，例如闪速存储器、EEPROM、EPROM、ROM；铁磁数字存储器；MRAM；包括寄存器、缓冲器或高速缓存、主存储器、RAM等等的易失性存储器介质；包括计算机网络、点到点电信设备和载波传输介质的数据传输介质(仅作为例子)。

尽管在本文中参考具体实施例描述了本发明，但是可以作出不同的修改和改变，而不偏离由下面的权利要求所阐明的本发明的范围。因此，说明书和图将被认为是说明性的而不是限制的意义，并且所有这样的修改将被包括在本发明的范围之内。本文中就具体实施例描述的任何益处、优点或问题的解决方案并不被认为是任何或所有的权利要求的关键的、必要的或必需的特征。

本文中使用的术语″耦合″并不限于直接耦合或机械耦合。

此外，本文中使用的术语″一″定义为一个或多于一个。此外，在权利要求中诸如″至少一个″和″一个或多个″的引语的使用不应该被解释为暗示由不定冠词″一″引入的另外的权利要求元素将包含引入的权利要求元素的特定的权利要求限制为仅包含一个这样的元素的发明，即使当相同的权利要求包括引语″一个或多个″或″至少一个″以及诸如″一″的不定冠词。这也适用于定冠词的使用。

除非另有说明，诸如″第一″和″第二″的术语用于任意地区分这样的术语描述的元素。因此，这些术语并不必然意指这样的元素的在时间上的或其它的优先。

另外的文本1.具有至少一个存储器阵列块的存储器，该至少一个存储器阵列块包括N个字线，其中N大于1，该存储器包括：耦合到该至少一个存储器阵列块的多个感测放大器；至少一个虚位线，其中所述至少一个虚位线包括M个虚位单元，其中M与N相等；以及耦合到所述至少一个虚位线的时序电路，其中所述时序电路包括耦合到感测电路的至少一个下拉晶体管的堆叠，用来生成用于使能所述多个感测放大器的感测触发信号。2.根据项目1的存储器，其中所述至少一个存储器阵列块包括第一存储器阵列和第二存储器阵列，其中所述至少一个虚位线被置于邻近所述第一存储器阵列和所述第二存储器阵列中的至少一个。3.根据项目2的存储器，其中所述至少一个虚位线被置于最靠近于耦合到所述至少一个存储器阵列块的多个字线驱动器。4.根据项目1的存储器还包括局部控制电路，所述局部控制电路用来生成用于触发所述时序电路和N个字线中的至少一个的时钟信号。5.根据项目1的存储器，其中至少基于所述至少一个虚位线的负载特性生成所述感测触发信号。6.根据项目1的存储器，其中，所述时序电路还包括多个下拉晶体管的堆叠，其中响应于堆叠选择信号从所述多个下拉晶体管的堆叠中选出所述至少一个下拉晶体管的堆叠。7.根据项目6的存储器，其中在特定的下拉晶体管的堆叠内的下拉晶体管具有相同的尺寸。8.根据项目7的方法，其中，从一个下拉晶体管的堆叠到另一个下拉晶体管的堆叠，所述下拉晶体管尺寸变化。9.根据项目1的存储器，还包括多个虚位线，其中所述时序电路被耦合到所述多个虚位线，并且其中所述多个位线中的每个包括M个虚位单元，其中M与N相等。10.具有至少一个存储器阵列块的存储器，该至少一个存储器阵列块包括N个字线，其中N大于1，该存储器包括：耦合到该至少一个存储器阵列块的多个感测放大器；至少一个虚位线，其中所述至少一个虚位线包括M个虚位单元，其中M与N相等；以及耦合到所述至少一个虚位线的时序电路，该虚位线形成节点，其中所述时序电路包括耦合到感测电路的至少一个下拉晶体管的堆叠，所述感测电路用来生成用于预充电该节点的局部复位信号，其中至少基于所述至少一个虚位线的负载特性生成所述局部复位信号。11.根据项目10的存储器，其中所述至少一个存储器阵列块包括第一存储器阵列和第二存储器阵列，其中所述至少一个虚位线被置于邻近所述第一存储器阵列和所述第二存储器阵列中的至少一个。12.根据项目11的存储器，其中所述至少一个虚位线被置于最靠近于耦合到所述至少一个存储器阵列块的多个字线驱动器。13.根据项目10的存储器，还包括局部控制电路，所述局部控制电路用来生成用于触发所述时序电路和N个字线中的至少一个的时钟信号。14.根据项目10的存储器，其中，所述时序电路还包括多个下拉晶体管的堆叠，其中响应于堆叠选择信号从所述多个下拉晶体管的堆叠中选出所述至少一个下拉晶体管的堆叠。15.根据项目14的存储器，其中在特定的下拉晶体管的堆叠内的下拉晶体管具有相同的尺寸。16.根据项目15的存储器，其中，从一个下拉晶体管的堆叠到另一个下拉晶体管的堆叠，所述下拉晶体管尺寸变化。17.用于操作包括至少一个存储器阵列块的存储器的方法，所述至少一个存储器阵列块包括N个字线，其中N大于1，所述存储器还包括耦合到该至少一个存储器阵列块的多个感测放大器，至少一个虚位线，以及时序电路，其中所述至少一个虚位线包括M个虚位单元，其中M与N相等，所述方法包括：接收读取或写入操作信号；以及使用所述时序电路，生成用于使能所述多个感测放大器的感测触发信号，其中感测触发信号的产生时序是至少与所述至少一个虚位线相关的电容性负载的函数。18.根据项目17的方法，其中至少在所述至少一个虚位线的电容负载方面的变化追踪在所述存储器的尺寸方面的变化。19.根据项目17的方法，其中所述时序电路包括多个下拉晶体管的堆叠，并且该方法还包括：响应于堆叠选择信号的接收选择所述多个下拉晶体管的堆叠中的一个。20.根据项目17的方法，其中所述时序电路和至少一个虚位线的耦合形成节点，该方法还包括：生成用于预充电所述节点的局部复位信号。21.根据项目20的方法，其中所述存储器还包括感测锁存器，该方法还包括：使用所述局部复位信号来：复位与所述存储器相关的控制逻辑；终止所述读取或写入操作；以及复位所述感测锁存器。

Claims (21)

1.一种存储器，所述存储器具有至少一个存储器阵列块，该至少一个存储器阵列块包括N个字线，其中N大于1，该存储器包括：

耦合到该至少一个存储器阵列块的多个感测放大器；

至少一个虚位线，其中所述至少一个虚位线包括M个虚位单元，其中M与N相等；以及

耦合到所述至少一个虚位线的时序电路，其中所述时序电路包括耦合到感测电路的下拉晶体管的至少一个堆叠，所述感测电路的输出被用于生成用于使能所述多个感测放大器的感测触发信号。

2.根据权利要求1的存储器，其中所述至少一个存储器阵列块包括第一存储器阵列和第二存储器阵列，其中所述至少一个虚位线被置于邻近所述第一存储器阵列和所述第二存储器阵列中的至少一个。

3.根据权利要求2的存储器，其中所述至少一个虚位线被置于最靠近于耦合到所述至少一个存储器阵列块的多个字线驱动器。

4.根据权利要求1的存储器还包括局部控制电路，所述局部控制电路用来生成用于触发所述时序电路和N个字线中的至少一个的时钟信号。

5.根据权利要求1的存储器，其中至少基于所述至少一个虚位线的负载特性生成所述感测触发信号。

6.根据权利要求1的存储器，其中，所述时序电路还包括下拉晶体管的多个堆叠，其中响应于堆叠选择信号从所述下拉晶体管的多个堆叠中选出所述下拉晶体管的至少一个堆叠。

7.根据权利要求6的存储器，其中在下拉晶体管的特定的堆叠内的下拉晶体管具有相同的尺寸。

8.根据权利要求7的方法，其中，从下拉晶体管的一个堆叠到下拉晶体管的另一个堆叠，下拉晶体管尺寸变化。

9.根据权利要求1的存储器，还包括多个虚位线，其中所述时序电路被耦合到所述多个虚位线，并且其中所述多个位线中的每个包括M个虚位单元，其中M与N相等。

10.一种存储器，所述存储器具有至少一个存储器阵列块，该至少一个存储器阵列块包括N个字线，其中N大于1，该存储器包括：

耦合到该至少一个存储器阵列块的多个感测放大器；

至少一个虚位线，其中所述至少一个虚位线包括M个虚位单元，其中M与N相等；以及

耦合到所述至少一个虚位线的时序电路，该虚位线形成节点，其中所述时序电路包括耦合到感测电路的下拉晶体管的至少一个堆叠，所述感测电路的输出被用于生成用于预充电该节点的局部复位信号，其中至少基于所述至少一个虚位线的负载特性生成所述局部复位信号。

11.根据权利要求10的存储器，其中所述至少一个存储器阵列块包括第一存储器阵列和第二存储器阵列，其中所述至少一个虚位线被置于邻近所述第一存储器阵列和所述第二存储器阵列中的至少一个。

12.根据权利要求11的存储器，其中所述至少一个虚位线被置于最靠近于耦合到所述至少一个存储器阵列块的多个字线驱动器。

13.根据权利要求10的存储器，还包括局部控制电路，所述局部控制电路用来生成用于触发所述时序电路和N个字线中的至少一个的时钟信号。

14.根据权利要求10的存储器，其中，所述时序电路还包括下拉晶体管的多个堆叠，其中响应于堆叠选择信号从所述下拉晶体管的多个堆叠中选出所述下拉晶体管的至少一个堆叠。

15.根据权利要求14的存储器，其中在下拉晶体管的特定的堆叠内的下拉晶体管具有相同的尺寸。

16.根据权利要求15的存储器，其中，从下拉晶体管的一个堆叠到下拉晶体管的另一个堆叠，下拉晶体管尺寸变化。

17.用于操作存储器的方法，所述存储器包括至少一个存储器阵列块，所述至少一个存储器阵列块包括N个字线，其中N大于1，所述存储器还包括耦合到该至少一个存储器阵列块的多个感测放大器，至少一个虚位线，以及时序电路，其中所述至少一个虚位线包括M个虚位单元，其中M与N相等，所述时序电路包括耦合到感测电路的下拉晶体管的至少一个堆叠，所述方法包括：

接收读取或写入操作信号；以及

使用所述感测电路的输出，生成用于使能所述多个感测放大器的感测触发信号，其中感测触发信号是至少基于所述至少一个虚位线的负载特性产生的。

18.根据权利要求17的方法，其中至少在所述至少一个虚位线的电容负载方面的变化追踪在所述存储器的尺寸方面的变化。

19.根据权利要求17的方法，其中所述时序电路包括下拉晶体管的多个堆叠，并且该方法还包括：

响应于堆叠选择信号的接收选择下拉晶体管的所述多个堆叠中的一个。

20.根据权利要求17的方法，其中所述时序电路和至少一个虚位线的耦合形成节点，该方法还包括：

使用所述感测电路的输出，生成用于预充电所述节点的局部复位信号。

21.根据权利要求20的方法，其中所述存储器还包括感测锁存器，该方法还包括：

使用所述局部复位信号来：

复位与所述存储器相关的控制逻辑；

终止所述读取或写入操作；以及

复位所述感测锁存器。

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