CN101587875A - 具垂直电性导通的三维堆叠芯片封装结构及其制造方法 - Google Patents
具垂直电性导通的三维堆叠芯片封装结构及其制造方法 Download PDFInfo
- Publication number
- CN101587875A CN101587875A CN 200810099339 CN200810099339A CN101587875A CN 101587875 A CN101587875 A CN 101587875A CN 200810099339 CN200810099339 CN 200810099339 CN 200810099339 A CN200810099339 A CN 200810099339A CN 101587875 A CN101587875 A CN 101587875A
- Authority
- CN
- China
- Prior art keywords
- conductive
- substrate
- layer
- chip
- dimensional stacked
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 147
- 238000000034 method Methods 0.000 claims description 31
- 235000012431 wafers Nutrition 0.000 claims description 31
- 238000005520 cutting process Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 238000009713 electroplating Methods 0.000 claims description 8
- 238000005553 drilling Methods 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000007772 electroless plating Methods 0.000 claims description 4
- 238000010329 laser etching Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 6
- 238000001312 dry etching Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 229910001020 Au alloy Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明提供一种具垂直电性导通的三维堆叠芯片封装结构及其制造方法，是利用硅片贯通孔技术在该三维堆叠芯片封装结构中形成至少一垂直贯穿孔，以建立该三维堆叠芯片封装结构垂直方向的电性连接，并且利用垫片上盲孔及这些贯穿孔之间重布线的设计，将该三维堆叠芯片封装结构的电性从一第一表面导引至相对的一第二表面。此外，本发明利用导电倒装包覆这些芯片之间彼此接合的垫片，防止这些垫片断裂，进而提高该三维堆叠芯片封装结构的可靠度。
Description
技术领域
本发明是关于一种三维堆叠芯片封装结构及其制造方法；特别是有关于一种三维堆叠芯片封装结构的晶圆级制造方法。
背景技术
由于电子产品轻、薄、短、小的需求，以及集成电路的线宽不断缩小的情况下，为了达到上述目的，三维集成电路(3D-IC)堆叠构装孕育而生。三维集成电路是通过硅片贯通孔技术(Trough-Silicon-Vias，TSVs)于硅晶片内形成垂直式贯通孔，并将绝缘材料及金属材料沉积于所述这些贯通孔内，以于硅晶片内形成垂直式电性连接结构，再将硅晶片予以堆叠。此种封装结构由于电性连接路径短，可避免因线宽不断缩小所产生的电性问题，并可提高传输速度，适合应用于高速度运算元件或存储器元件。再者，该封装结构朝垂直方向进行晶片堆叠，可同时满足元件轻、薄、短、小与高密度封装的需求。三维集成电路堆叠封装已成为未来重要的先进封装结构。
发明内容
本发明的实施例中提供一种三维堆叠芯片封装结构及其制造方法，利用硅片贯通孔(Through-Silicon-Vias，TSVs)技术，以形成该三维堆叠芯片封装结构的垂直电性连接结构，以缩短电性传输路径。
本发明的实施例中提供一种三维堆叠芯片封装结构及其制造方法，利用本发明结构中垫片上盲孔(Via-on-pad)与贯穿孔之间重布线(RedistributionLayer，RDL)的设计，以将该三维堆叠芯片封装结构的电性从它的第一表面导引至相对的一第二表面。
本发明的实施例中提供一种三维堆叠芯片封装结构及其制造方法，利用导电倒装包覆堆叠芯片之间彼此接合的垫片，以防止所述这些垫片断裂，进而提高该三维堆叠芯片封装结构的可靠度。
本发明的实施例中提供一种三维堆叠芯片封装结构及其制造方法，利用一导电性图案层直接作为制作芯片上导线结构的硬质掩膜层。
此外，本发明一实施范例提供一种具垂直电性导通的芯片结构，利用芯片上盲孔与贯穿孔之间重布线的设计，以将该芯片的电性从其一第一表面导引至相对的一第二表面。
本发明一实施范例提供一种三维堆叠芯片封装结构，其至少包括一第一基板、一第二基板及至少一第一导电倒装，其中该第一基板包含：至少一芯片、至少一第一导电性垫片、至少一贯通孔及至少一盲孔，其中该第一导电性垫片形成于该第一基板的一第一表面上，该贯通孔贯穿该第一导电性垫片及该第一基板，及该盲孔形成于该第一导电性垫片上方；一绝缘层形成于该贯通孔及盲孔周壁以及该第一基板的该第一表面及相对的一第二表面上；一电性连接层，形成于该绝缘层上并填塞该贯通孔及盲孔，以将该第一基板的电性从其第一表面导引至第二表面。该第二基板结构相同于该第一基板结构，该第二基板的第一表面堆叠于该第一基板的该第二表面下方，并且彼此对应的所述这些电性连接层互相接合。该至少一第一导电倒装包覆该第一基板及第二基板彼此接合的所述这些电性连接层。
本发明一实施范例提供一种三维堆叠芯片封装结构制造方法，其包括以下步骤：提供一基板，该基板具有至少一芯片及至少一第一导电性垫片于其一第一表面上；形成至少一第一贯通孔贯穿该第一导电性垫片及该基板；形成一绝缘层覆盖该基板的第一表面及其相对的一第二表面并且填塞该第一贯通孔；形成至少一第二贯通孔贯穿对应的该第一贯通孔内的该绝缘层及至少一盲孔于对应的一该第一导电性垫片上方；形成一导电性层填塞该第二贯通孔及该盲孔以及覆盖该基板的该第一表面及第二表面上，以将该基板的电性从该第一表面导引至该第二表面；分别形成一导电性硬质掩膜层于该基板的该第一表面及第二表面的该导电性层上；刻蚀所述这些导电性硬质掩膜层，以分别形成一导线图案掩膜于该基板的该第一表面及该第二表面上方；刻蚀该基板的该第一表面及第二表面的该导电性层，以分别形成一导线图案层于该基板的该第一表面及第二表面上；及将至少两个前述基板以背面朝正面方式堆叠接合，使彼此对应的所述这些导线图案层互相接合后，所述这些导电性硬质掩膜层包覆彼此接合的所述这些导电性层。
本发明一实施范例提供一种具垂直电性导通的芯片结构，其包括一芯片、一绝缘层、一电性连接层及至少一导电性硬质掩膜图案层。该芯片具有至少一导电性垫片、至少一贯通孔及至少一盲孔，其中该导电性垫片形成于该芯片的一第一表面上，该贯通孔贯穿该导电性垫片及该芯片，及该盲孔形成于该导电性垫片上方。该绝缘层形成于该贯通孔及盲孔周壁以及该芯片的该第一表面及其相对的一第二表面上。该电性连接层形成于该绝缘层上并填塞该贯通孔及盲孔，以将该芯片的电性从其第一表面导引至第二表面。所述这些导电性硬质掩膜图案层个别形成于该芯片第一表面及第二表面的该电性连接层上。
上述本发明的实施范例中，第三导电性层作为硬质掩膜层，可无需使用黄光工艺，进而可降低工艺成本；第三导电性层可完整包覆堆叠芯片间彼此接合的垫片，以防止所述这些垫片的断裂，提高该三维堆叠芯片的封装结构的可靠度。
附图说明
图1A至图1K是本发明三维堆叠芯片封装结构制造方法的第一具体实施例各工艺步骤对应的结构截面示意图；
图1L是显示依本发明第一具体实施例的制造方法制作完成的晶片进行芯片切割示意图；
图2A至图2K是本发明三维堆叠芯片封装结构制造方法的第二具体实施例各工艺步骤对应的结构截面示意图；
图2L是显示依本发明第二具体实施例的制造方法制作完成的晶片进行芯片切割示意图；
图3是本发明第一具体实施例的一基板堆叠结构的一变化例；及
图4是本发明第二具体实施例的一基板堆叠结构的一变化例。
附图标号：
100、200----基板
100a、200a----第一表面
100b、200b----第二表面
101、201----第一导电性垫片
102、202----第一贯通孔
103、203----绝缘层
103a、203a----该绝缘层上表面
103b、203b----该绝缘层下表面
104----第二贯通孔
105、204----盲孔
106、205----第一导电性层
107、107’、206、206’----第二导电性层
108、207----第三导电性层
110、210----电路基板
112、212----第二导电性垫片
具体实施方式
本发明提供一种三维堆叠芯片封装结构及其制造方法，尤指一种以晶圆级工艺制造而得的三维堆叠芯片封装结构，通过以下具体实施例配合所附图式予以详细明如下。
图1A至图1K是本发明三维堆叠芯片封装结构制造方法的第一具体实施例，分别说明对应各工艺阶段的结构截面示意图。参图1A，首先提供一基板100，该基板100具有至少一芯片(未示出)及至少一第一导电性垫片101于其第一表面上100a。该基板100可以是一具有多个集成电路元件及多个金属垫片，例如，Ni/Au合金垫片于其表面上的硅晶片。该基板100也可以是III-V族晶片或玻璃晶片等。参考图1B，执行硅片贯通孔(TSVs)技术，以形成至少一第一贯通孔102贯穿该第一导电性垫片101及该基板100，例如可以激光钻孔(laser drilling)、干刻蚀(dry etching)或湿式刻蚀(wet etching)方式形成该第一贯通孔102。参考图1C，形成一绝缘层103覆盖该基板100的第一表面100a及相对的一第二表面100b并且填塞该第一贯通孔102。该绝缘层103可以是一高分子绝缘材料层，例如，ABF(Ajinomoto Build-up Film)绝缘膜，而可以双面压合方式形成于该基板100的第一表面100a及第二表面100b上并填塞该第一贯通孔102。参考图1D，形成至少一第二贯通孔104贯穿对应的该第一贯通孔102内的该绝缘层103及至少一盲孔(Via-on-Pad)105于对应的一该第一导电性垫片101上方。在第一具体实施例中，本发明可以激光钻孔方式形成该第二贯通孔104及该盲孔105。参图1E，接着形成一第一导电性层106于该第二贯通孔104周壁及该盲孔105中并覆盖该基板100上方该绝缘层上表面103a及该基板100下方该绝缘层下表面103b。在第一具体实施例中，由于该盲孔105具有较小内径，所以该第一导电性层106可填满该盲孔105。该第一导电性层106作为一种子层(seed layer)以利于后续电镀金属层的制作。该第一导电性层106可以是以溅射方法沉积形成的一钨化钛(TiW)层。参图1F，接着以电镀或无电镀方式沉积形成一第二导电性层107。例如，铜金属层于该第一导电性层106上并填塞该第二贯通孔104，如此一来，即可将该基板100的电性从第一表面100a导引至第二表面100b。在第一具体实施例中，当该盲孔105未被该第一导电性层106所填满时，在后续第二导电性层107的工艺步骤中，则可由该第二导电性层107填满该盲孔105(图未示出)。再次参图1D，在第一具体实施例中，本发明亦可以直接以沉积方式形成一电性连接层填塞该第二贯通孔104及该盲孔105并覆盖该基板100上方该绝缘层上表面103a及该基板100下方该绝缘层下表面103b，进而将该基板100的电性从第一表面100a导引至第二表面100b。
再次参图1F，接着分别形成一具预定厚度的第三导电性层108于该基板100的第一表面100a及第二表面100b上方的该第二导电性层107上。该第三导电性层108可以是一以电镀方式沉积形成的一锡焊料层(solder layer)。该第三导电性层108的电镀厚度预先计算好，以使其最低厚度在后续芯片堆叠接合回焊(reflow)后，该第三导电性层108可完整包覆堆叠芯片间彼此接合的垫片，以防止所述这些垫片的断裂。
参考图1G，该第三导电性层108可供做后续在该基板100的第一表面100a及第二表面100b上方分别制作一导线图案(重布线图案)的一导电性硬质掩膜层。在此工艺阶段，以激光刻蚀方式图案刻蚀该第三导电性层108，以在该基板100的第一表面100a及第二表面100b上方的该第二导电性层107上分别形成一导线图案掩膜，以利于后续在该基板100的第一表面100a及第二表面100b上方分别制作该导线图案。
参考图1H，以化学或物理刻蚀方式，例如，干刻蚀或湿式刻蚀方式刻蚀该第二导电性层107。参图1I，接着以化学或物理刻蚀方式，例如，干刻蚀或湿式刻蚀方式刻蚀该第一导电性层106，以在该基板100的第一表面100a及第二表面100b上方分别形成前述导线图案。该导线图案包含该第一导电性层106、该第二导电性层107及该第三导电性层108。
在第一具体实施例中，本发明是通过该第二贯通孔104与该第一导电性垫片101上方该盲孔105之间的前述导线图案作为重布线，以将该基板100的电性从第一表面100a导引至第二表面100b。再者，前述导线图案制作使用该第三导电性层108作为硬质掩膜层，而无需使用黄光工艺，进而可降低本发明的工艺成本。
此外，在第一具体实施例中，如前述可以沉积方式直接形成一电性连接导层填塞该第二贯通孔104及该盲孔105并覆盖该基板100上方该绝缘层上表面103a及该绝缘层下表面103b。接着，再形成一具预定厚度的图案化导电性硬质掩膜层于该绝缘层上表面103a及该绝缘层下表面103b的该导电性层上。在此情况下，可于后续导线图案制作阶段以一次刻蚀方式刻蚀该导电性层，形成该导线图案。
参图1J，接着进行芯片堆叠步骤，将完成上述工艺步骤的至少两个前述基板100以背面朝正面方式堆叠接合，使彼此对应的所述这些导线图案层互相接合，并进行回焊(reflow)步骤，使对应接合的所述这些第三导电性层108熔融而完整包覆对应接合的该第一导电性层106及该第二导电性层107。在此情况下，经图案化的该第一导电性层106及该第二导电性层107即构成一电性连接层于该基板100的该第一表面100a及该第二表面100b的该绝缘层103上。在第一具体实施例中，所述这些接合的第三导电性层108经回焊后可完整包覆上、下基板100对接的所述这些电性连接层，并使所述这些电性连接层通过该第三导电性层108互相接合，如图1J所示。或者，如图3所示的上、下基板100对接的所述这些电性连接层的所述这些第二导电性层107’直接接触，而该第三导电性层108完整包覆所述这些电性连接层。上述工艺步骤即实现本发明三维堆叠芯片封装结构的晶圆级制造方法。
参考图1K，接着进行堆叠芯片切割步骤，即切割前述基板堆叠结构，以将个别堆叠芯片从前述基板堆叠结构中分离出来。接下来，将分离出来的个别堆叠芯片粘着于一电路基板110上，使前述个别堆叠芯片下方的基板100的第二表面100b下方的该导线图案对应接合该电路基板110上的至少一个第二导电性垫片112。进行回焊步骤，使熔融的该第三导电性层108完整包覆下方基板100第二表面100b下方该电性连接层及对接的该第二导电性垫片112。其中，该电路基板110可以是一印刷电路基板，或其材质可以是硅或陶瓷材料。如此即完成本发明三维堆叠芯片的封装结构制作。须注意的是，在本发明三维堆叠芯片的封装结构中堆叠芯片之间彼此对接的所述这些电性连接层及芯片与该电路基板110之间对接的该电性连接层与该第二导电性垫片112皆被回焊后的该第三导电性层108完整包覆，故可防止所述这些电性连接层及该第二导电性垫片112的断裂，进而可提高该三维堆叠芯片的封装结构的可靠度。
参考图1L，在第一具体实施例中，本发明亦可以先将完成上述晶圆级工艺步骤而具有垂直电性导通的芯片从该基板100上切割分离出来，接着再以背面朝正面方式堆叠芯片，堆叠方式同上述，之后再以如上述方式组装于该电路基板110上方。如此一来，仍可得到相同的三维堆叠芯片的封装结构。
图2A至图2K是本发明三维堆叠芯片封装结构制造方法第二具体实施例对应各工艺阶段的结构截面示意图。参考图2A，首先提供一基板200，该基板200具有至少一芯片(未示出)及至少一第一导电性垫片201于其一第一表面200a上。该基板200可以是一具有多个集成电路元件及多个金属垫片，例如，Ni/Au合金垫片于其表面上的硅晶片。该基板200也可以是III-V族晶片或玻璃晶片等。参考图2B，执行硅片贯通孔(TSVs)技术，以形成至少一第一贯通孔202贯穿该第一导电性垫片201及该基板200，例如可以激光钻孔(laserdrilling)、干刻蚀或湿式刻蚀方式形成该第一贯通孔202。参考图2C，以沉积方式形成一绝缘层203于该第一贯通孔202周壁并覆盖该基板200的第一表面200a与其相对的一第二表面200b。该绝缘层203可以是二氧化硅或氮化硅绝缘层。当该基板200为一硅晶片时，则可直接以热氧化方法形成一二氧化硅层于该第一贯通孔202周壁并覆盖该基板200的第一表面200a与第二表面200b。
参考图2D，以激光钻孔技术形成至少一盲孔204于对应的一该第一导电性垫片201上方。参考图2E，接着形成一第一导电性层205于该第一贯通孔202内周壁的该绝缘层203上及该基板200上方该绝缘层上表面203a及该基板200下方该绝缘层下表面203b以及该盲孔204中。由于该盲孔204具有较小内径，所以该第一导电性层205可填满该盲孔204。该第一导电性层205作为一种子层(seed layer)以利于后续电镀金属层的制作。该第一导电性层205可以是以溅射方法沉积形成的一钨化钛(TiW)层。
参考图2F，接着以电镀或无电镀方式沉积形成一第二导电性层206，例如，铜金属层于该第一导电性层205上并填塞该第一贯通孔202及覆盖该盲孔204上方、该绝缘层上表面203a上方及该绝缘层下表面203b下方该第一导电性层205。如此一来，即可将该基板200的电性从第一表面200a导引至第二表面200b。在第二具体实施例中，当该盲孔204未被该第一导电性层205所填满时，在后续第二导电性层206的工艺步骤中，则可由该第二导电性层206填满该盲孔204(图未示出)。
再次参考图2D，在第二具体实施例中，本发明亦可以直接以沉积方式形成一电性连接层填塞该第一贯通孔202及该盲孔204内部并覆盖该基板200上方该绝缘层上表面203a及该基板下方该绝缘层下表面203b，进而将该基板200的电性从第一表面200a导引至第二表面200b。再次参考图2F，接着分别形成一具预定厚度的第三导电性层207于该绝缘层上表面203a上方及该绝缘层下表面203b下方的该第二导电性层206上。该第三导电性层207可以是一以电镀方式沉积形成的一锡焊料层(solder layer)。该第三导电性层207的电镀厚度预先计算好，以使其最低厚度在后续芯片堆叠接合回焊(reflow)后，该第三导电性层207可完整包覆堆叠芯片间彼此接合的垫片，以防止所述这些垫片的断裂。
参考图2G，该第三导电性层207可供做后续在该绝缘层上表面203a上方及该绝缘层下表面203b下方分别制作一导线图案(重布线图案)的一导电性硬质掩膜层。在此工艺阶段，以激光刻蚀方式图案刻蚀该第三导电性层207，以在该绝缘层上表面203a上方及该绝缘层下表面203b下方的该第二导电性层206上分别形成一导线图案掩膜，以利于后续在该绝缘层上表面203a上方及该绝缘层下表面203b下方分别制作该导线图案。参考图2H，以化学刻蚀方式例如干刻蚀或湿式刻蚀方式刻蚀该第二导电性层206。参考图2I，接着以化学刻蚀方式例如干刻蚀或湿式刻蚀方式刻蚀该第一导电性层205，以在该绝缘层上表面203a上方及该绝缘层下表面203b下方分别形成前述导线图案。该导线图案包含该第一导电性层205、该第二导电性层206及该第三导电性层207。在第二具体实施例中，本发明通过该第一贯通孔202与该第一导电性垫片201上方该盲孔204之间的前述导线图案作为重布线，以将该基板200的电性从第一表面200a导引至第二表面200b。再者，前述导线图案制作使用该第三导电性层207作为硬质掩膜层，而无需使用黄光工艺，进而可降低此实施例的工艺成本。
此外，在第二具体实施例中，如前述可以沉积方式直接形成一电性连接层填塞该第一贯通孔202及该盲孔204内部并覆盖该绝缘层上表面203a及该绝缘层下表面203b。接着，再形成一图案化导电性硬质掩膜层于该绝缘层上表面203a及该绝缘层下表面203b的该导电性层上。在此情况下，可于后续导线图案制作阶段，以一次刻蚀方式刻蚀该导电性层，形成该导线图案。
参考图2J，接着进行芯片堆叠步骤，将完成上述工艺步骤的至少两个前述基板200以背面朝正面方式堆叠接合，使彼此对应的所述这些导线图案层互相接合，并进行回焊(reflow)步骤，使对应接合的所述这些第三导电性层207熔融而完整包覆对应接合的该第一导电性层205及该第二导电性层206。在此情况下，经图案化的该第一导电性层205及该第二导电性层206即构成一电性连接层于该基板200的第一表面200a及第二表面200b的该绝缘层203上。在第二具体实施例中，所述这些接合的第三导电性层207经回焊后可完整包覆上、下基板200对接的所述这些电性连接层，并使所述这些电性连接层通过该第三导电性层207互相接合，如图2J所示。或者如图4所示的上、下基板200对接的所述这些电性连接层的所述这些第二导电性层206’直接接触，而该第三导电性层207完整包覆所述这些电性连接层。上述晶圆级工艺步骤即实现本发明另一种三维堆叠芯片封装结构的制造方法。
参考图2K，接着进行堆叠芯片切割步骤，即切割前述基板堆叠结构，以将个别堆叠芯片从前述基板堆叠结构中分离出来。接下来，将分离出来的个别堆叠芯片粘着于一电路基板210上，使前述个别堆叠芯片下方的基板200的第二表面200b下方的该导线图案对应接合该电路基板210上的至少一个第二导电性垫片212。进行回焊步骤，使熔融的该第三导电性层207完整包覆下方基板200第二表面200b下方的该电性连接层及对接的该第二导电性垫片212，如此即完成本实施例中三维堆叠芯片的封装结构制作。该电路基板210可以是一印刷电路基板，或其材质可以是硅或陶瓷材料。须注意的是，在本实施例中三维堆叠芯片的封装结构中堆叠芯片之间彼此对接的所述这些电性连接层及芯片与该电路基板210之间对接的该电性连接层与该第二导电性垫片212皆被回焊后的该第三导电性层207完整包覆，故可防止所述这些电性连接层及该第二导电性垫片212的断裂，进而可提高该三维堆叠芯片的封装结构的可靠度。
参考图2L，在第二具体实施例中，亦可以先将完成上述晶圆级工艺步骤而具有垂直电性导通的芯片从该基板200上切割分离出来，接着再以背面朝正面方式堆叠芯片，堆叠方式同上述，之后再以如上述方式组装于该电路基板210上方。如此一来，仍可得到相同的三维堆叠芯片的封装结构。
以上所述仅为本发明的具体实施例而已，并非用以限定本发明的权利要求；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述的权利要求内。
Claims (29)
1.一种具垂直电性导通的芯片结构，其特征在于，所述芯片结构包括：
一芯片，具有至少一导电性垫片、至少一贯通孔及至少一盲孔，其中所述导电性垫片形成于所述芯片的一第一表面上，所述贯通孔贯穿所述导电性垫片及所述芯片，及所述盲孔形成于所述导电性垫片上方；
一绝缘层形成于所述贯通孔及盲孔周壁以及所述芯片的所述第一表面及其相对的一第二表面上；
一电性连接层，形成于所述绝缘层上并填塞所述贯通孔及盲孔，以将所述芯片的电性从所述第一表面导引至所述第二表面；及
至少一导电性硬质掩膜图案层，个别形成于所述芯片的所述第一表面及所述第二表面的所述电性连接层上。
2.如权利要求1所述的具垂直电性导通的芯片结构，其特征在于，所述电性连接层包含一第一导电性层及一第二导电性层，所述第一导电性层形成于所述绝缘层与所述第二导电性层之间。
3.如权利要求1所述的具垂直电性导通的芯片结构，其特征在于，所述芯片包含多个导电性垫片、多个贯通孔及多个盲孔，所述这些导电性垫片形成于所述芯片的所述第一表面上，所述这些贯通孔分别贯穿所述导电性垫片及所述芯片，及所述这些盲孔分别形成于所述导电性垫片上方。
4.如权利要求1所述的具垂直电性导通的芯片结构，其特征在于，所述芯片基材选自下列任一者：硅晶片、III-V族晶片及玻璃晶片。
5.一种三维堆叠芯片封装结构，其特征在于，所述三维堆叠芯片封装结构至少包括：
一第一基板，包含：
至少一芯片、至少一第一导电性垫片、至少一贯通孔及至少一盲孔，其中所述第一导电性垫片形成于所述第一基板的一第一表面上，所述贯通孔贯穿所述第一导电性垫片及所述第一基板，及所述盲孔形成于所述第一导电性垫片上方；
一绝缘层形成于所述贯通孔及盲孔周壁以及所述第一基板的所述第一表面及其相对的一第二表面上；
一电性连接层，形成于所述绝缘层上并填塞所述贯通孔及盲孔，以将所述第一基板的电性从所述第一表面导引至所述第二表面；
一第二基板，所述第二基板结构相同于所述第一基板结构，所述第二基板的第一表面堆叠于所述第一基板的所述第二表面下方，并且彼此对应的所述这些电性连接层互相接合；及
至少一第一导电倒装包覆彼此接合的所述这些电性连接层。
6.如权利要求5所述的三维堆叠芯片封装结构，其特征在于，所述电性连接层包含一第一导电性层及一第二导电性层，所述第一导电性层形成于所述绝缘层与所述第二导电性层之间。
7.如权利要求5所述的三维堆叠芯片封装结构，其特征在于，所述第一基板包含多个芯片、多个第一导电性垫片、多个贯通孔及多个盲孔，所述第一导电性垫片形成于所述第一基板的第一表面上，所述贯通孔分别贯穿所述第一导电性垫片及所述第一基板，及所述盲孔分别形成于所述第一导电性垫片上方。
8.如权利要求5所述的三维堆叠芯片封装结构，其特征在于，所述三维堆叠芯片封装结构还包含一电路基板具有至少一第二导电性垫片，所述第二基板堆叠于所述电路基板上方，并且所述第二基板的所述第二表面的所述电性连接层对应接合至少一所述第二导电性垫片。
9.如权利要求8所述的三维堆叠芯片封装结构，其特征在于，所述三维堆叠芯片封装结构还包含至少一第二导电倒装，包覆彼此接合的所述电性连接层及所述第二导电性垫片。
10.如权利要求5所述的三维堆叠芯片封装结构，其特征在于，彼此接合的所述这些电性连接层呈互相接触或通过所述第一导电倒装互相接合。
11.如权利要求5所述的三维堆叠芯片封装结构，其特征在于，所述第一基板及所述第二基板选自下列任一材质：硅晶片、III-V族晶片及玻璃晶片。
12.一种三维堆叠芯片封装结构制造方法，其特征在于，所述三维堆叠芯片封装结构制造方法包括：
提供一基板，所述基板具有至少一芯片及至少一第一导电性垫片于其一第一表面上；
形成至少一第一贯通孔贯穿所述第一导电性垫片及所述基板；
形成一绝缘层覆盖所述基板的所述第一表面及其相对的一第二表面并且填塞所述第一贯通孔；
形成至少一第二贯通孔贯穿对应的所述第一贯通孔内的所述绝缘层及至少一盲孔于对应的一所述第一导电性垫片上方；
形成一导电性层填塞所述第二贯通孔及所述盲孔以及覆盖所述基板的所述第一表面及所述第二表面上，以将所述基板的电性从所述第一表面导引至所述第二表面；
分别形成一导电性硬质掩膜层于所述基板的所述第一表面及所述第二表面的所述导电性层上；
刻蚀所述这些导电性硬质掩膜层，以分别形成一导线图案掩膜于所述基板的所述第一表面及所述第二表面上方；
刻蚀所述基板的所述第一表面及第二表面的所述导电性层，以分别形成一导线图案层于所述基板的所述第一表面及所述第二表面上；及
将至少两个所述基板以背面朝正面方式堆叠接合，使彼此对应的所述这些导线图案层互相接合后，所述导电性硬质掩膜层包覆彼此接合的所述这些导电性层。
13.如权利要求12所述的三维堆叠芯片封装结构制造方法，其特征在于，以激光钻孔方式形成所述第二贯通孔及所述盲孔。
14.如权利要求12所述的三维堆叠芯片封装结构制造方法，其特征在于，以激光刻蚀方式刻蚀所述这些导电性硬质掩膜层。
15.如权利要求12所述的三维堆叠芯片封装结构制造方法，其特征在于，以化学或物理刻蚀方式刻蚀所述导电性层。
16.如权利要求12所述的三维堆叠芯片封装结构制造方法，其特征在于，所述导电性层包含一第一导电性层及一第二导电性层，所述第一导电性层介于所述绝缘层与所述第二导电性层之间。
17.如权利要求16所述的三维堆叠芯片封装结构制造方法，其特征在于，以电镀或无电镀方式形成所述导电性层。
18.如权利要求12所述的三维堆叠芯片封装结构制造方法，其特征在于，所述基板选自下列任一材质：硅晶片、III-V族晶片及玻璃晶片。
19.如权利要求12所述的三维堆叠芯片封装结构制造方法，其特征在于，所述三维堆叠芯片封装结构制造方法还包含堆叠芯片切割步骤及组装步骤，所述堆叠芯片切割步骤将个别堆叠芯片从所述堆叠基板中分离出来，及所述组装步骤将所述个别堆叠芯片粘着于一电路基板上，使所述个别堆叠芯片的所述导电性层对应接合所述电路基板上的至少一第二导电性垫片，并且所述导电性硬质掩膜层包覆彼此接合的所述导电性层及所述第二导电性垫片。
20.如权利要求12所述的三维堆叠芯片封装结构制造方法，其特征在于，在将至少两个所述基板以背面朝正面方式堆叠接合之前，还包含预先进行基板切割步骤以将个别芯片从所述基板分离，接着进行所述基板堆叠步骤，将至少两个所述芯片以背面朝正面方式堆叠接合在一起，并使对应的所述导电性硬质掩膜层包覆彼此接合的所述这些导电性层。
21.一种三维堆叠芯片封装结构制造方法，其特征在于，所述三维堆叠芯片封装结构制造方法包括：
提供一基板，所述基板具有至少一芯片及至少一第一导电性垫片于其一第一表面上；
形成至少一第一贯通孔贯穿所述第一导电性垫片及所述基板；
形成一绝缘层覆盖所述基板的第一表面及其相对的一第二表面以及所述第一贯通孔的周壁；
形成至少一盲孔于对应的一所述第一导电性垫片上方；
形成一导电性层于所述绝缘层上并填塞所述第二贯通孔及所述盲孔，以将所述基板的电性从所述第一表面导引至所述第二表面；
分别形成一导电性硬质掩膜层于所述基板的所述第一表面及所述第二表面的所述导电性层上；
刻蚀所述这些导电性硬质掩膜层，以分别形成一导线图案掩膜于所述基板的所述第一表面及所述第二表面上方；
刻蚀所述基板的所述第一表面及所述第二表面的所述这些导电性层，以分别形成一导线图案层于所述基板的所述第一表面及第二表面上；及
将至少两个所述基板以背面朝正面方式堆叠接合，使彼此对应的所述这些导线图案层互相接合后，所述这些导电性硬质掩膜层包覆彼此接合的所述这些导电性层。
22.如权利要求21所述的三维堆叠芯片封装结构制造方法，其特征在于，以热氧化方法或沉积方法形成所述绝缘层。
23.如权利要求21所述的三维堆叠芯片封装结构制造方法，其特征在于，以激光刻蚀方式刻蚀所述这些导电性硬质掩膜层。
24.如权利要求21所述的三维堆叠芯片封装结构制造方法，其特征在于，以化学或物理刻蚀方式刻蚀所述导电性层。
25.如权利要求21所述的三维堆叠芯片封装结构制造方法，其特征在于，所述导电性层包含一第一导电性层及一第二导电性层，所述第一导电性层介于所述绝缘层与所述第二导电性层之间。
26.如权利要求25所述的三维堆叠芯片封装结构制造方法，其特征在于，以电镀或无电镀方式形成所述导电性层。
27.如权利要求21所述的三维堆叠芯片封装结构制造方法，其特征在于，所述基板选自下列任一材质：硅晶片、III-V族晶片及玻璃晶片。
28.如权利要求21所述的三维堆叠芯片封装结构制造方法，其特征在于，所述三维堆叠芯片封装结构制造方法还包含堆叠芯片切割步骤及组装步骤，所述堆叠芯片切割步骤将个别堆叠芯片从所述堆叠基板中分离出来，及所述组装步骤将所述个别堆叠芯片粘着于一电路基板上，使所述个别堆叠芯片的所述导电性层对应接合所述电路基板上的至少一第二导电性垫片，并且所述导电性硬质掩膜层包覆彼此接合的所述导电性层及所述第二导电性垫片。
29.如权利要求21所述的三维堆叠芯片封装结构制造方法，其特征在于，在将至少两个所述基板以背面朝正面方式堆叠接合之前，还包含预先进行基板切割步骤以将个别芯片从所述基板分离，接着进行所述基板堆叠步骤，以将至少两个所述芯片以背面朝正面方式堆叠接合在一起，并使对应的所述这些导电性硬质掩膜层包覆彼此接合的所述这些导电性层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200810099339 CN101587875B (zh) | 2008-05-21 | 2008-05-21 | 芯片结构、三维堆叠芯片封装结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200810099339 CN101587875B (zh) | 2008-05-21 | 2008-05-21 | 芯片结构、三维堆叠芯片封装结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101587875A true CN101587875A (zh) | 2009-11-25 |
| CN101587875B CN101587875B (zh) | 2012-07-25 |
Family
ID=41372030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200810099339 Active CN101587875B (zh) | 2008-05-21 | 2008-05-21 | 芯片结构、三维堆叠芯片封装结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101587875B (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102157402A (zh) * | 2011-03-23 | 2011-08-17 | 南通富士通微电子股份有限公司 | 系统级封装方法 |
| CN102751254A (zh) * | 2012-07-18 | 2012-10-24 | 日月光半导体制造股份有限公司 | 半导体封装件、应用其的堆迭封装件及其制造方法 |
| CN102938390A (zh) * | 2011-08-15 | 2013-02-20 | 财团法人工业技术研究院 | 芯片封装方法与芯片封装结构 |
| CN104470262A (zh) * | 2014-10-24 | 2015-03-25 | 成都博芯联科科技有限公司 | 一种基于焊锡熔接技术的三维电路层间连接方法 |
| CN104701292A (zh) * | 2013-12-06 | 2015-06-10 | 上海北京大学微电子研究院 | 一种高速ic-qfn封装协同优化设计方法 |
| US11748545B2 (en) | 2021-08-04 | 2023-09-05 | I-Shou University | Method and electronic device for configuring signal pads between three-dimensional stacked chips |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3879816B2 (ja) * | 2000-06-02 | 2007-02-14 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器 |
-
2008
- 2008-05-21 CN CN 200810099339 patent/CN101587875B/zh active Active
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102157402A (zh) * | 2011-03-23 | 2011-08-17 | 南通富士通微电子股份有限公司 | 系统级封装方法 |
| CN102157402B (zh) * | 2011-03-23 | 2013-02-13 | 南通富士通微电子股份有限公司 | 系统级封装方法 |
| CN102938390A (zh) * | 2011-08-15 | 2013-02-20 | 财团法人工业技术研究院 | 芯片封装方法与芯片封装结构 |
| CN102751254A (zh) * | 2012-07-18 | 2012-10-24 | 日月光半导体制造股份有限公司 | 半导体封装件、应用其的堆迭封装件及其制造方法 |
| CN104701292A (zh) * | 2013-12-06 | 2015-06-10 | 上海北京大学微电子研究院 | 一种高速ic-qfn封装协同优化设计方法 |
| CN104470262A (zh) * | 2014-10-24 | 2015-03-25 | 成都博芯联科科技有限公司 | 一种基于焊锡熔接技术的三维电路层间连接方法 |
| US11748545B2 (en) | 2021-08-04 | 2023-09-05 | I-Shou University | Method and electronic device for configuring signal pads between three-dimensional stacked chips |
| TWI853184B (zh) * | 2021-08-04 | 2024-08-21 | 義守大學 | 配置三維堆疊晶片間的訊號墊片的方法和電子裝置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101587875B (zh) | 2012-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI389291B (zh) | 三維堆疊晶粒封裝結構 | |
| TWI651828B (zh) | 晶片封裝結構及其製造方法 | |
| JP6152420B2 (ja) | パッケージ・オン・パッケージアーキテクチャ用の埋込構造 | |
| CN102770957B (zh) | 模穿孔聚合物块封装 | |
| CN106409777A (zh) | 底部元件限制于介电材凹穴内的封装叠加半导体组件 | |
| TWI493671B (zh) | 具有支撐體的封裝基板及其製法、具有支撐體的封裝結構及其製法 | |
| JP2005209689A (ja) | 半導体装置及びその製造方法 | |
| JP2005217225A (ja) | 半導体装置及びその製造方法 | |
| KR20090013417A (ko) | 반도체 패키지, 이를 이용한 웨이퍼 스택 패키지 및 이의제조방법 | |
| CN101887874A (zh) | 单层金属层基板结构及其制造方法、和应用之封装件结构 | |
| US10403567B2 (en) | Fabrication method of electronic package | |
| CN101587875B (zh) | 芯片结构、三维堆叠芯片封装结构及其制造方法 | |
| CN106505062A (zh) | 互连基板、其制作方法及垂直堆叠式半导体组件 | |
| TWI819134B (zh) | 高密度基板及具有其之堆疊矽封裝組件 | |
| CN105470144A (zh) | 无核心层封装基板与其制造方法 | |
| US20080142945A1 (en) | Semiconductor package with redistribution layer of semiconductor chip directly contacted with substrate and method of fabricating the same | |
| CN106783796B (zh) | 一种芯片封装结构及其制备方法 | |
| KR100843705B1 (ko) | 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법 | |
| CN100563000C (zh) | 半导体器件及其制造方法 | |
| TWI420648B (zh) | 三維堆疊晶粒封裝結構的製造方法 | |
| CN219917165U (zh) | 半导体封装装置 | |
| JP2005311240A (ja) | 半導体装置及びその製造方法 | |
| CN107978584B (zh) | 芯片封装结构及其制造方法 | |
| CN113035809A (zh) | 硅通孔结构、封装结构及其制造方法 | |
| KR20240119749A (ko) | 3d 집적 회로(3dic) 구조체 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |