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CN101568904A - 非易失性存储器的成扇形展开的高速系统体系结构和输入/输出电路 - Google Patents

非易失性存储器的成扇形展开的高速系统体系结构和输入/输出电路 Download PDF

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CN101568904A
CN101568904A CNA2007800475780A CN200780047578A CN101568904A CN 101568904 A CN101568904 A CN 101568904A CN A2007800475780 A CNA2007800475780 A CN A2007800475780A CN 200780047578 A CN200780047578 A CN 200780047578A CN 101568904 A CN101568904 A CN 101568904A
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S·卡瓦米
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Abstract

在各个实施例中，诸如NAND闪存设备的多个非易失性存储器设备可以按照成扇形展开的配置连接到主机控制器设备，该配置允许这些存储器设备中的每个存储器设备同时执行读和/或写操作。每个非易失性存储器设备可以包括高速输入电路和高速输出电路，以便使进出存储器的传输不受闪存读/写接口的速度的限制。

Description

非易失性存储器的成扇形展开的高速系统体系结构和输入/输出电路
背景技术
NAND闪存设备通常用于存储将以大块读出的数据，如数字化图像、声音或视频。常规的NAND存储器在×8或×16接口上提供在数十兆字节/秒范围内的带宽。典型的NAND阵列体系结构可以支持类似的阵列-页面缓冲器带宽。利用阵列带宽和接口带宽之间的这种相对良好的匹配，当在系统中实例化单个NAND设备时，可相对良好地优化至主机的数据速率。但是，当多个NAND设备共享至主机的接口时，接口便成为瓶颈。
附图说明
通过结合附图阅读以下详细描述，可以更好地理解本发明的实施例，附图中：
图1是根据一些实施例的存储器/主机控制器接口的图。
图2A和2B是根据一些实施例的时序图。
图3是根据一些实施例的高速输入路径的图。
图4是根据一些实施例的高速输出路径的图。
具体实施方式
在以下描述中，出于说明的目的，阐述了众多细节，以便充分理解本发明的实施例。但是，对于本领域的技术人员显而易见的是，不需要这些具体细节也可实现如下文要求权利的本发明。例如，尽管关于闪存设备、具体来说是NAND闪存设备描述一些实施例，但实施例也可适用于其它类型的存储器，包括但不限于NOR闪存设备和诸如相变存储器的位可更改存储器。而且，尽管本文提到具体的存储器大小，但应了解，这些只是为了说明而给出的实例，在其它实施例中，也可以使用更大或更小的存储器大小、缓冲器大小、总线或互连宽度等。
在以下描述和权利要求中，可以使用术语“包括”和“包含”及其派生词，希望将它们作为彼此的同义词对待。此外，在以下描述和权利要求中，可以使用术语“耦合”和“连接”及其派生词。应了解，这些术语不是彼此同义的。而是，在特定实施例中，“连接”可用于表示两个或两个以上元件彼此直接物理或电接触。“耦合”可表示两个或两个以上元件直接物理或电接触。但是，“耦合”也可表示两个或两个以上元件彼此不直接接触，但是仍然彼此协作或交互。
图1示出根据一些实施例的存储器/主机控制器接口。多组存储器设备(160，170，180)经由总线或互连(130)耦合到主机控制器(108)。每组存储器设备(160，170，180)可以分别包括按照成扇形展开的配置的多个存储器设备161-164、171-174和181-184。
在一些实施例中，存储器设备的组数Z可以等于4，但在其它实施例中，可以有更多或更少的组。由于共享数据信号的每个额外设备会增加电容，所以接口的频率主要由组数Z确定。因此，组数Z受到包括但不限于接口频率和/或数据线电容的系统设计要求的限制。
在一些实施例中，每组中的存储器设备的数量可以等于四，但在其它实施例中，每组中可以有更多或更少的设备。在一些实施例中，每个存储器设备是诸如NAND闪存设备的非易失性存储器设备。
每个存储器设备可以具有m位宽的数据接口(128)。来自一个组中的所有闪速设备(如161-164)的数据可以在m位互连(129)上时间复用。以此方式，可以在存储器设备处优化引脚带宽。在一些实施例中，m可以等于1、2、4、8、16或任何其它可行的位数。这个数字可以基于主机控制器的设计来确定，或者可以受成本限制。
主机控制器设备(108)可以具有Z×m位宽的数据接口(130)，其中Z等于存储器设备的组数，m等于组中的每个闪存设备上的数据接口的以位计的宽度。
主机控制器(108)或系统中的另一设备(未示出)可以生成要提供给系统中的每个存储器设备的时钟信号(110)。时钟信号可用于消除存储器设备独立生成时钟的需要。
为了便于主机控制器上的缓冲器和存储器设备上的缓冲器之间的同步，可以在每组设备(160，170，180)和主机控制器(108)之间提供数据有效(DV)信号(112，114，116)。因此，在一些实施例中，闪存设备和主机控制器之间的接口可以是异步接口。可以将延迟链增加到接口的接收端上的数据(130)或数据有效(112，114，116)信号中，以便确保对于输入锁存满足建立和保持时序(timing)。可以使数据有效信号(112，114，116)和数据信号(130)同步，以便用合适的时序锁存在接口的接收端处的数据。
当利用诸如图1所示的成扇形展开的存储器接口时，可以在系统中的所有存储器设备上并行进行阵列操作。例如，存储器库中的每个设备(161-164，171-174，181-184)可以同时执行阵列读操作，或者可以同时执行阵列写操作。此外，一些设备可以执行阵列读操作，而其它设备同时执行阵列写操作。
图1中的存储器接口还能够支持各个设备模式命令和影响所有设备的广播命令。
每个存储器设备可以包括用于配置该设备以使其按照成扇形展开的配置使用的一个或多个配置寄存器。这个(或这些)配置寄存器可以集成到闪存设备内的诸如移位寄存器控制逻辑块的逻辑块中，或者可以独立于移位寄存器控制逻辑。另外，主机控制器(108)可以包括用于同时配置所有的存储器的寄存器的配置寄存器。
图2A和2B示出对于从存储器的读取和对存储器的写入在数据信号和数据有效信号之间的关系。在一些实施例中，可以只在数据有效信号的上升沿上锁存数据。在其它实施例中，可以在数据有效信号的上升和下降沿上锁存数据。在其它实施例中，可以在时钟信号的上升和/或下降沿上锁存数据。在其它实施例中，可以基于数据有效信号和时钟信号的组合来锁存数据。例如，只有当断言数据有效信号时才可在时钟信号的上升和/或下降沿上锁存数据。
图2A是单数据边缘读和写的时序图。只在数据有效信号(404)的上升沿上锁存数据(402)。在其它实施例中，可以只在数据有效信号(404)的下降沿上锁存数据(402)。
图2B是双数据边缘读和写的时序图。此处，在数据有效信号(406)的上升和下降沿上锁存数据(402)。
在一些实施例中，图1中的存储器设备可以包括高速输入和输出电路。高速输入和输出电路可以允许存储器设备以比存储器设备的内部读/写电路所允许的数据速率高的数据速率输入和输出数据。
图3示出根据一些实施例的存储器设备的高速输入路径。存储器设备可以是NAND闪存设备，或者可以是另一非易失性存储器设备。
在输入板(202)和输入缓冲器(204)处将数据输入到存储器设备。然后，将数据从输入缓冲器(204)传送到多个高速输入缓冲器(240，250，260，270)中的一个高速输入缓冲器。
每个高速输入缓冲器(240，250，260，270)包括解复用器(246)、复用器(248)以及并行设置的至少两个移位寄存器(242，244)。高速输入缓冲器的输入可以包括移位寄存器输出选择信号(212)、移位寄存器负载选择信号(218)、移位寄存器0负载选择(214)和读选择(216)信号、以及移位寄存器1负载选择(220)和读选择(222)信号。这些信号都可由移位寄存器控制逻辑(210)生成，并且可以进行操作以将第一和第二移位寄存器配置成接收或传送数据。还可将数据有效信号(208)或时钟信号(206)输入到高速输入缓冲器。
在任何给定时间，第一移位寄存器(242)可以用高速度速率从输入缓冲器(204)加载数据，而第二移位寄存器(244)则以较低的速度速率将数据传送到内部写逻辑电路(280)。随后，将传送到写逻辑(280)的数据写入到存储器阵列。
移位寄存器控制逻辑(210)通过生成如上所述用于配置移位寄存器的合适的移位寄存器选择信号(SR_Sel)(212，214，216，218，220，222)来确定哪个移位寄存器正从输入缓冲器加载数据、而哪个移位寄存器正在将数据传送到写逻辑。当每个移位寄存器完成它相应的加载或传送操作时，通过移位寄存器控制逻辑(210)交换这些操作，然后第一移位寄存器(242)将它的加载数据传送到写逻辑(280)，而用来自输入缓冲器(204)的数据加载第二移位寄存器(244)。通过以此方式切换移位寄存器直到NAND写操作完成，主机控制器和存储器设备之间的高速接口不受对NAND闪存阵列的相对缓慢的写操作的限制。在一些实施例中，可以在输入板处以大于400MHz的速率接收数据，而以约40MHz的速率将数据写入到存储器阵列。
在一些实施例中，移位寄存器(242，244)可以是128位移位寄存器。在其它实施例中，移位寄存器可以是64位移位寄存器。在其它实施例中，可以使用其它大小的移位寄存器。
在合适的时间，利用数据有效(208)或时钟(206)信号来将数据锁存到移位寄存器中。
多个高速输入缓冲器(240，250，260，270)可以并行操作以将数据提供到写逻辑、从而写入到NAND存储器阵列。在一个实施例中，NAND存储器设备可以包括八个高速输入缓冲器以将64位数据提供给写逻辑，但在其它实施例中，可以使用多于八个或少于八个的高速输入缓冲器。
图4示出根据一些实施例的高速输出路径。高速输出路径以与上文关于图3描述的高速输入路径类似的方式操作。
当发出读命令时，感测逻辑(302)从阵列读取4kB(或更多)数据。可以使用4kB×x位解码器(308)来一次读取所感测的数据x位(324)。在一些实施例中，x可以等于64、128或其它位数。然后，将数据加载到高速输出缓冲器(340，350，360，370)中。
每个高速输出缓冲器(340，350，360，370)包括解复用器(346)、复用器(348)以及并行设置的至少两个移位寄存器(342，344)。高速输入缓冲器的输入可以包括移位寄存器输出选择信号(312)、移位寄存器负载选择信号(318)、移位寄存器0负载选择(314)和读选择(316)信号、以及移位寄存器1负载选择(320)和读选择(322)信号。这些信号都可由移位寄存器控制逻辑(306)生成。还可将时钟信号(304)输入到高速输入缓冲器，该时钟信号(304)可用于在适当的时间锁存数据。
在任何给定时间，第一移位寄存器(342)可以用低速度速率从阵列(302)加载数据，而第二移位寄存器(344)则以较高的速度速率将数据传送到输出缓冲器(346)和输出数据板(390)。随后，将传送到输出缓冲器(346)的数据传送到主机控制器设备。
移位寄存器控制逻辑(306)通过生成如上所述的合适的移位寄存器选择信号(SR_Sel)(312，314，316，318，320，322)来确定哪个移位寄存器正从输入缓冲器加载数据、而哪个移位寄存器正在将数据传送到写逻辑。当每个移位寄存器完成它相应的加载或传送操作时，通过移位寄存器控制逻辑(306)交换这些操作，然后第一移位寄存器(342)将它的加载数据传送到输出缓冲器(346)，而用来自阵列(302)的数据加载第二移位寄存器(344)。通过以此方式切换移位寄存器直到NAND读操作完成，主机控制器和存储器设备之间的高速接口不受相对缓慢的从NAND闪存阵列读取的操作的限制。在一些实施例中，可以在输出板(390)处以大于400MHz的速率传送数据，而以约40MHz的速率从存储器阵列(302)读取数据。
在一些实施例中，移位寄存器(342，344)可以是128位移位寄存器。在其它实施例中，移位寄存器可以是64位移位寄存器。在其它实施例中，可以使用其它大小的移位寄存器。移位寄存器的大小和阵列与移位寄存器之间的数据总线的宽度取决于多个变量。例如，从NAND阵列感测到移位寄存器获取数据所需的时间越长，就需要越大的移位寄存器。移位寄存器的大小还取决于NAND设备的I/O总线的速度。一般来说，总线速度越高，移位寄存器就必须越大。
存储器设备还可包括数据有效输出缓冲器(380)。数据有效输出缓冲器在数据有效板(392)处生成数据有效信号。数据有效输出缓冲器的输入包括时钟(304)和由移位寄存器控制逻辑(306)生成的数据有效选择信号(326)。数据有效输出缓冲器可以使用移位寄存器(382)和输出缓冲器(384)来生成数据有效信号。可以请求(sue)可选的延迟元件(未示出)以确保在合适的时间输出数据有效信号。如上所述，可以使数据有效信号(392)和数据信号(390)同步，以便在接口的接收端(如主机控制器)处用合适的时序锁存数据。
多个高速输出缓冲器(340，350，360，370)可以并行操作以将数据提供给输出板、从而传送到主机控制器设备。在一个实施例中，NAND存储器设备可以包括八个高速输出缓冲器。
上述方法可以经由存储在机器可访问介质上、由处理器执行的指令来实施。这些指令可以利用存储在任何机器可访问介质上的任何编程代码以多种不同的方式实施。机器可访问介质包括以机器(如计算机)可读的形式提供(即，存储和/或传送)信息的任何机制。例如，机器可访问介质包括：随机存取存储器(RAM)，如静态RAM(SRAM)或动态RAM(DRAM)；ROM；磁或光存储介质；闪存设备；电、光、声或其它形式的传播信号(如载波、红外信号、数字信号)；及其它。
因此，在各个实施例中公开非易失性存储器的成扇形展开的高速系统体系结构和输入/输出电路。在以上描述中，阐述了众多具体细节。但应了解，没有这些具体细节也可实现实施例。在其它情况下，没有详细示出熟知的电路、结构和技术，以免使本描述晦涩难懂。上文参照具体示范性实施例描述了实施例。但是，对于从本公开获益的技术人员显而易见的是，在不背离本文描述的实施例的更广的精神和范围的情况下，可以对这些实施例做出各种修改和改变。因此，应将本说明和附图视为是具说明性而不是限制性意义的。

Claims (24)

1、一种系统，包括：
控制器；以及
经由互连耦合到所述控制器的多组存储器设备，所述多组存储器设备中的每组存储器设备包括多个存储器设备，其中在所述互连上时间复用要传送到所述多组存储器设备中的每组存储器设备或从所述多组存储器设备中的每组存储器设备传送的数据，并且在所述多组存储器设备中的每组存储器设备与所述控制器之间提供数据有效信号。
2、如权利要求1所述的系统，其中所述多个存储器设备中的每个存储器设备是NAND闪存设备。
3、如权利要求1所述的系统，其中所述控制器在与该组存储器相关联的数据有效信号的上升沿上锁存从所述多组存储器中的一组存储器传送的数据。
4、如权利要求2所述的系统，其中所述多个存储器设备中的每个存储器设备能够同时执行读操作。
5、如权利要求2所述的系统，其中所述多个存储器设备中的每个存储器设备能够同时执行写操作。
6、如权利要求2所述的系统，其中所述多组存储器设备等于四组存储器设备，并且所述四组存储器设备中的每组存储器设备包括四个存储器设备。
7、如权利要求1所述的系统，其中所述控制器同时配置所述多个存储器设备中的每个存储器设备中的一个或多个配置寄存器。
8、一种装置，包括：
第一移位寄存器；
第二移位寄存器；
耦合到所述第一移位寄存器和所述第二移位寄存器的移位寄存器控制逻辑，所述移位寄存器控制逻辑将所述第一移位寄存器配置成以第一数据速率从输入缓冲器接收数据，并将所述第二移位寄存器配置成以第二数据速率将数据传送到写逻辑，其中所述第一数据速率大于所述第二数据速率。
9、如权利要求8所述的装置，其中所述写逻辑用于将所述数据写入到NAND闪存阵列。
10、如权利要求8所述的装置，其中所述第一移位寄存器和所述第二移位寄存器是128位移位寄存器。
11、如权利要求8所述的装置，其中所述移位寄存器控制逻辑还将所述第一移位寄存器配置成以所述第二数据速率将数据传送到所述写逻辑，并将所述第二移位寄存器配置成以所述第一数据速率从所述输入缓冲器接收数据，其中所述第一数据速率大于所述第二数据速率。
12、如权利要求11所述的装置，其中所述第一数据速率大于40MHz。
13、一种装置，包括：
第一移位寄存器；
第二移位寄存器；
耦合到所述第一移位寄存器和所述第二移位寄存器的移位寄存器控制逻辑，所述移位寄存器控制逻辑将所述第一移位寄存器配置成以第一数据速率从感测逻辑接收数据，并将所述第二移位寄存器配置成以第二数据速率将数据传送到输出缓冲器，其中所述第二数据速率大于所述第一数据速率。
14、如权利要求13所述的装置，还包括耦合到所述移位寄存器控制逻辑的数据有效输出缓冲器，所述数据有效输出缓冲器用于生成指示从所述第二移位寄存器传送的数据何时是有效的数据有效信号。
15、如权利要求13所述的装置，其中所述移位寄存器控制逻辑还将所述第一移位寄存器配置成以所述第二数据速率将数据传送到所述输出缓冲器，并将所述第二移位寄存器配置成以所述第一数据速率从所述感测逻辑接收数据，其中所述第二数据速率大于所述第一数据速率。
16、如权利要求15所述的装置，其中所述第二数据速率大于40MHz。
17、如权利要求13所述的装置，其中所述第一移位寄存器和所述第二移位寄存器是128位移位寄存器。
18、如权利要求13所述的装置，其中所述感测逻辑耦合到NAND闪存阵列。
19、一种方法，包括：
在第一移位寄存器处以第一数据速率接收数据，同时以第二数据速率从第二移位寄存器传送数据；以及
以所述第二数据速率从所述第一移位寄存器传送数据，同时在所述第二移位寄存器处以所述第一数据速率接收数据。
20、如权利要求19所述的方法，其中所述第一数据速率大于所述第二数据速率。
21、如权利要求20所述的方法，其中接收数据包括从NAND闪存设备的输入缓冲器接收数据，并且传送数据包括将数据传送到NAND闪存设备中的写逻辑。
22、如权利要求19所述的方法，其中所述第二数据速率大于所述第一数据速率。
23、如权利要求22所述的方法，其中接收数据包括从NAND闪存阵列感测逻辑接收数据，并且传送数据包括将数据传送到主机控制器设备。
24、如权利要求23所述的方法，还包括生成指示以所述第二数据速率传送的数据何时是有效的数据有效信号。
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