CN101527315B - 功率半导体器件及其制造方法 - Google Patents
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Abstract
一种功率半导体器件及其制造方法，所述器件能够在平面上沿所有方向传输栅极信号，显示出在栅极信号传输速度和阻抗上的偏差减小、击穿电压的提高以及漏极-源极导通电阻(Rds(ON))的降低。为此，该功率半导体器件包括：导电的低浓度外延层；在外延层的表面中形成至预定深度的第一导电区域，包括彼此间隔预定距离的多个线型第一导电层以及彼此间隔预定距离的多个线型第二导电层，其中第一导电层和第二导电层的相对末端相对于彼此交替布置并且彼此间隔预定距离；第二导电区域，其形成的宽度和深度比第一和第二导电层较小，以便在第一和第二导电层中形成沟道；在外延层的表面上形成栅极氧化物层，以限定具有比第一导电层更小宽度的第一窗口以及具有比第二导电层更小宽度的第二窗口；和在栅极氧化物层上形成的栅极多晶硅层。
Description
相关申请
本申请要求2008年3月6日提交给韩国知识产权局的韩国专利申请No.10-2008-0021020的优先权，通过引用将其全部内容并入本文。
技术领域
本发明涉及功率半导体器件及其制造方法。
背景技术
通常，将功率半导体器件(例如，功率MOSFET(金属氧化物半导体场效应晶体管)或IGBT(绝缘栅极双极晶体管))制造为沟槽或平面类型。平面型功率半导体器件用于切换模式电源、DC-DC变换器、用于荧光灯的电子稳压器、用于电机的换流器等。需要它们具有小的切换/传导损耗和足够高的击穿电压。通过利用这些器件，使得能够由于较高的能量效率和较少的生热而减小成品的尺寸，由此实现较少资源消耗。
在平面型功率半导体器件中，单位单元形成为多边形从而增加每单位面积的沟道密度，由此导致减小的漏极-源极导通电阻(on-resistance，Rds(ON))。然而，消耗(expendation)型的耗尽区域是球形的，当在器件的关闭状态中在源极和漏极之间施加高电压时，击穿电压不利地降低。
为了提高平面型功率半导体器件的击穿电压，有必要增加外延区的厚度和比电阻，这不可避免增加漏极-源极导通电阻(Rds(ON))。因而，在平面型功率半导体器件中，在漏极-源极导通电阻(Rds(ON))和击穿电压之间存在折衷关系，因此考虑到这些折衷关系而有必要改善平面型功率半导体器件的结构。
同时，平面型功率半导体器件分为闭合单元型和条型。
在闭合单元型功率半导体器件中，P型导电区域和N型外延层之间的结类型是近似球表面的，因此有源区中雪崩击穿电压降低。此外，栅极多晶硅层和N型外延层(漏极侧漂移区)在大面积上彼此面对，这增加了密勒电容。因此，切换(开关)速度降低，并且当施加高的dVDS/dt时，容易产生故障。
在条型功率半导体器件中，P型导电区域和N型外延层之间的结类型是近似圆柱体表面的，因此有源区中雪崩击穿电压提高。此外，栅极多晶硅层和N型外延层(漏极侧漂移区)在小的面积上彼此面对，这减小了密勒电容。因此，切换速度提高，并且当施加高的dVDS/dt时，很少会产生故障。在这点上，现在主要制造、销售和使用条型功率半导体器件。
同时，在闭合单元型和条型功率半导体器件二者中，栅极信号在所有方向(例如，向上/向下/向右/向左)传输，因此，在光学元件中，在栅极信号的传输速度和栅极驱动电路的阻抗方面存在严重的偏差。
在这点上，条型功率半导体器件需要使用与源极金属层相同的材料来形成栅极总线，以连接栅极多晶硅层，这导致面积损失和源电流流动差，由此导致器件劣化。
发明内容
本发明提供能够在平面上沿所有方向(例如，向上/向下/向右/向左)传输栅极信号的功率半导体器件及其制造方法，其显示出在栅极信号传输速度和阻抗方面的偏差减小，击穿电压提高以及漏极-源极导通电阻(Rds(ON))降低。
根据本发明的一方面，提供功率半导体器件，包括：导电的低浓度外延层；在所述外延层的表面中形成至预定深度的第一导电区域，包括彼此间隔预定距离的多个线型第一导电层以及彼此间隔预定距离的多个线型第二导电层，其中所述第一导电层和所述第二导电层的相对末端相对于彼此交替布置并且彼此间隔预定距离；第二导电区域，其形成的宽度和深度比所述第一和第二导电层较小，以便在所述第一和第二导电层中形成沟道；在所述外延层的表面上形成栅极氧化物层，以限定具有比第一导电层更小宽度的第一窗口以及具有比第二导电层更小宽度的第二窗口；和在所述栅极氧化物层上形成的栅极多晶硅层。
外延层可掺杂有N-或P-型杂质。
第一导电区域可掺杂有P或N型杂质。
第二导电区域可掺杂有N或P型杂质。
功率半导体器件还可包括：在外延层底表面上形成并掺杂有N或P型杂质的半导体衬底；和在半导体衬底底表面上形成并掺杂有N或P型杂质的漏极金属层。
功率半导体器件还可包括：在栅极氧化物层和栅极多晶硅层表面上形成以暴露第一和第二导电区域的绝缘层；和在通过绝缘层暴露的第一和第二导电区域的表面上形成的源极金属层。
第一导电层和第二导电层的相对末端可相对于彼此交替布置。
第一导电层和第二导电层的相对末端可沿着两个不同的假想线分别对齐。
第一导电层和第二导电层的相对末端可沿着单个假想线对齐。
第一导电层和第二导电层的相对末端可对齐为沿着单个假想线彼此交迭。
第一导电层和第二导电层的相对末端可形成为平面上的半圆形。
栅极多晶硅层可沿着第一窗口和第二窗口之间的S-形路径在平面上延伸。
第一窗口和第二窗口的相对末端可相对于彼此交替布置并且分别沿着两个不同的假想线对齐。
第一窗口和第二窗口的相对末端可相对于彼此交替布置并且沿着单个假想线对齐。
第一窗口和第二窗口的相对末端可相对于彼此交替布置并且对齐为沿着单个假想线彼此交迭。
外延层可通过在P++型半导体衬底上依次地生长N+型半导体和N-型半导体来形成。
外延层可通过在N++型半导体衬底上依次地生长P+型半导体和P-型半导体来形成。
根据本发明的另一方面，提供功率半导体器件，包括：导电的低浓度外延层；在所述外延层的表面中形成至预定深度的第一导电区域，包括彼此间隔预定距离的多个线型第一导电层、彼此间隔预定距离的多个线型第二导电层以及在第一导电层和第二导电层之间限定的空间中形成以连接第一导电层和第二导电层的第三导电层，其中所述第一导电层和所述第二导电层的相对末端相对于彼此交替布置并且彼此间隔预定距离；第二导电区域，其形成的宽度和深度比所述第一和第二导电层较小，以便在所述第一和第二导电层中形成沟道；在所述外延层的表面上形成栅极氧化物层，以限定具有比第一导电层更小宽度的第一窗口以及具有比第二导电层更小宽度的第二窗口；和在所述栅极氧化物层上形成的栅极多晶硅层。
第一导电区域还可包括：在第一导电层两侧上形成的第一本体部分(body portion)和在第二导电层两侧上形成的第二本体部分，所述第一和第二导电层可掺杂有高浓度杂质，所述第一和第二本体部分可掺杂有低浓度杂质。
第三导电层可与第一和第二导电层掺杂有相同的高浓度杂质。
第三导电层可具有比第一和第二本体部分更深的深度。
第三导电层可具有与第一和第二本体部分相同的深度。
第三导电层可具有比第一和第二本体部分更浅的深度。
第一导电区域可掺杂有P或N型杂质。
第二导电区域可掺杂有N或P型杂质。
外延层可掺杂有N或P型杂质。
功率半导体器件还可包括：在外延层底表面上形成并且掺杂有N或P型杂质的半导体衬底；和在半导体衬底底表面上形成并且掺杂有N或P型杂质的漏极金属层。
功率半导体器件可还包括：在栅极氧化物层和栅极多晶硅层表面上形成以暴露第一和第二导电区域的绝缘层；和在通过绝缘层暴露的第一和第二导电区域的表面上形成的源极金属层。
第一导电层和第二导电层的相对末端可分别沿着两个不同的假想线对齐。
栅极多晶硅层可沿着第一窗口和第二窗口之间的S-形路径在平面上延伸。
第一窗口和第二窗口的相对末端可相对于彼此交替布置并且分别沿着两个不同的假想线对齐。
外延层可通过在P++型半导体衬底上依次地生长N+型半导体和N-型半导体来形成。
外延层可通过在N++型半导体衬底上依次地生长P+型半导体和P-型半导体来形成。
根据本发明的另一方面，提供制造功率半导体器件的方法，所述功率半导体器件包括：半导体衬底；在所述半导体衬底上形成的导电的低浓度外延层；在所述外延层中形成的第一导电区域，包括彼此间隔预定距离的多个线型第一导电层、彼此间隔预定距离的多个线型第二导电层、在第一导电层和第二导电层之间限定的空间中形成的第三导电层、在第一导电层两侧上形成的第一本体部分和在第二导电层两侧上形成的第二本体部分，其中所述第一导电层和所述第二导电层的相对末端相对于彼此交替布置并且彼此间隔预定距离；和在第一导电层、第二导电层、第一本体部分和第二本体部分中形成的第二导电区域，所述方法包括：使用氧化物膜图案作为掩模将高浓度第一杂质注入所述外延层以限定用于第一导电层、第二导电层和第三导电层的区域；在所述外延层上依次地沉积并图案化栅极氧化物和栅极多晶硅，并且使用栅极氧化物图案和栅极多晶硅图案作为掩模将低浓度第一杂质注入所述外延层，以限定用于第一本体部分和第二本体部分的区域；使用栅极氧化物层图案和栅极多晶硅图案作为掩模将高浓度第二杂质注入外延层，以限定用于第二导电区域的区域；和使第一和第二杂质扩散以形成第一导电区域和第二导电区域。
可实施第一和第二杂质的扩散，使得第三导电层形成的深度比第一本体部分和第二本体部分更深。
可实施第一和第二杂质的扩散，使得第三导电层形成的深度与第一本体部分和第二本体部分相同。
可实施第一和第二杂质的扩散，使得第三导电层形成的深度比第一本体部分和第二本体部分更浅。
所述方法还可包括：在栅极多晶硅图案顶表面和侧表面上形成绝缘层以暴露第一和第二导电区域；在通过绝缘层暴露的第一和第二导电区域的表面上形成源极金属层；和在半导体衬底的底表面上形成漏极金属层。
附图说明
通过参考附图对本发明的示例性实施方案的详细描述，本发明的上述及其它的特征和优点将变得更加显而易见，其中：
图1A是根据本发明的一个实施方案的功率半导体器件在形成源极金属层之前的部分顶视图，图1B是沿着图1A的线1b-1b截取的截面图，图1C是沿着图1A的线1c-1c截取的截面图，图1D是其中省略栅极多晶硅层和栅极氧化物层的图1A的半导体器件的部分顶视图；
图2是其上具有源极金属层和漏极金属层的图1A～1D的功率半导体器件的截面图；
图3A是根据本发明另一个实施方案的功率半导体器件在源极金属层形成之前的部分顶视图，图3B是其中省略栅极多晶硅层和栅极氧化物层的图3A的半导体器件的部分顶视图；
图4是根据本发明另一实施方案的功率半导体器件的截面图；
图5A～5D是说明根据本发明一个实施方案制造功率半导体器件的方法的序列图；
图6A是根据本发明另一个实施方案的功率半导体器件在形成源极金属层之前的部分顶视图，图6B是其中省略栅极多晶硅层和栅极氧化物层的图6A的半导体器件的部分顶视图，图6C是沿着图6A的线6c-6c截取的截面图，图6D是沿着图6A的线6d-6d截取的截面图，图6E是沿着图6A的线6e-6e截取的截面图；
图7是其上具有源极金属层和漏极金属层的图6A～6E的功率半导体器件的截面图；
图8是根据本发明另一实施方案的功率半导体器件的截面图；
图9是根据本发明又一个实施方案的对应于图6E的结构的功率半导体器件截面图；
图10是根据本发明另一个实施方案的对应于图6E的结构的功率半导体器件的截面图；
图11是说明制造图6A～7所示的功率半导体器件的方法流程图；和
图12A～12E是说明制造图6A～7所示的功率半导体器件的方法的序列截面图。
具体实施方式
现在将参考附图更完全地描述本发明，其中显示本发明的示例性实施方案。
图1A是根据本发明一个实施方案的功率半导体器件在形成源极金属层之前的部分顶视图，图1B是沿着图1A的线1b-1b截取的截面图，图1C是沿着图1A的线1c-1c截取的截面图，图1D是其中省略栅极多晶硅层和栅极氧化物层的图1A的半导体器件的部分顶视图。
参考图1A～1D，根据本发明一个实施方案的功率半导体器件100包括：外延层120；在外延层120表面中形成并且彼此间隔预定距离的多个第一导电区域130；在第一导电区域130中形成的多个第二导电区域140；在外延层120表面上形成以在第一导电区域130中限定窗口的栅极氧化物层150；和在栅极氧化物层150上形成的栅极多晶硅层160。
在半导体衬底(未显示)上形成预定厚度的外延层120。半导体衬底可以是掺杂有高浓度N或P型杂质的硅衬底，并且可具有约50～400μm的厚度。外延层120可以是掺杂有低浓度N或P型杂质的硅层并且可具有约3～150μm的厚度。
第一导电区域130包括形成为线型形状并且彼此间隔预定距离的第一导电层131和第二导电层132。更详细地，第一导电层131和第二导电层132相对于彼此具有相同间距来交替布置。即，两个相邻的第一导电层131(或第二导电层132)之间的中部区域位于每个相邻第二导电层132(或第一导电层131)的纵向的延长线上(即，每个第二导电层132的纵向延长线沿着在垂直于第一导电层131延伸方向的方向从各相邻的一个第一导电层131移动第一导电层131之间间距的约一半)。换言之，两个相邻的第二导电层132位于相对于每一个相邻第一导电层131的延伸方向而偏斜的方向上。此外，如图1D所示，第一导电层131和第二导电层132的相对末端相对于彼此交替布置，使得它们沿着假想线P对齐。第一和第二导电层131和132的相对末端可形成为半圆形，如在平面上所观察的那样(即，从如图1D中所示的顶部来观察)，以防止当器件100操作时在任意一个区域上的不希望的电流集中(current concentration)。当然，第一和第二导电层131和132可成形为具有近似1/4球形末端的近似半圆柱形。
虽然图1D说明第一导电层131和第二导电层132的相对末端沿着单个普通的假想线P对齐，但是第一导电层131和第二导电层132的相对末端可分别沿着两个不同的假想线(未显示)对齐，或可对齐为沿着单个假想线(见图3B中的P)彼此交迭。
第一导电层131和第二导电层132可使用P或N型杂质形成至约1～5μm的深度，但是本发明不限于此。第一和第二导电层131和132的中心部分可掺杂有相对高浓度杂质，其周边部分可掺杂有相对低浓度的杂质。
第二导电区域140可在第一和第二导电层131和132中形成至预定深度。应理解，第二导电区域140的宽度和深度小于第一和第二导电层131和132的宽度和深度。
第二导电区域140可使用高浓度N或P型杂质形成至约1μm或更小的深度，但是本发明不限于此。
在该结构下方，沿着相对于第二导电区域140向外延伸的第一导电区域130的表面可形成载流子(例如电子)通过的沟道。
在外延层120表面上形成栅极氧化物层150，以限定比第一导电层131具有更小宽度的第一窗口151a和比第二导电层132具有更小宽度的第二窗口151b。更详细地，第一窗口151a部分覆盖在第一导电层131中形成的第二导电区域140，第二窗口151b部分覆盖在第二导电层132中形成的第二导电区域140。栅极氧化物层150可形成为约200～1000
的厚度，但是本发明不限于此。
在栅极氧化物层150上形成栅极多晶硅层160。更详细地，栅极多晶硅层160仅仅在栅极氧化物层150上形成，使得第二导电区域140通过第一窗口151a和第二窗口151b得到暴露。栅极多晶硅层160掺杂有导电杂质(例如，N或P型杂质)以作为栅极。
栅极多晶硅层160在平面上延伸以形成相对于第一窗口151a和第二窗口151b的布置的近似S形路径。即，第一导电层131和第二导电层132的相对末端沿着单个公共假想线P对齐，而第一窗口151a和第二窗口151b的相对末端沿着两个不同的假想线P′分别对齐。换言之，栅极多晶硅层160沿着第一窗口151a和第二窗口151b之间的近似S形路径进行延伸。
虽然图1A说明第一窗口151a和第二窗口151b的相对末端沿着两个的假想线P′分别对齐，但是第一窗口151a和第二窗口151b的相对末端可沿着单个假想线(见图3A的P’)对齐，或可对齐为沿着单个假想线(未显示)彼此交迭。
图1A～1D说明几个第一导电区域130和第二导电区域140。然而，应理解，在单个半导体芯片(die)上可设置数十至数百个第一和第二导电区域130和140。
根据本发明，与包括连接垂直栅极多晶硅的栅极总线的常规功率半导体器件不同，第一导电区域130即第一和第二导电层131和132可在平面上从所有方向(例如，向上/向下/向右/向左)接收栅极信号而无需栅极总线。即，由于栅极多晶硅层160沿着在第一和第二导电层131和132之间的近似S形路径在平面上延伸，所以第一和第二导电层131和132可从所有方向(例如向上/向下/向右/向左)接收栅极信号。
此外，由于相对于第一导电区域130(即，第一导电层131和第二导电层132)向外延伸的外延层120的漂移区(drift region)具有相对大且均一的面积，所以在器件100的导通状态中不出现所不希望的电流集中现象。此外，相对于在相对于第二导电区域140向外延伸的第一导电区域130(即，第一导电层131和第二导电层132)表面中形成的沟道的宽度，面对栅极氧化物层150的球形结的部分具有为圆柱形结1.5倍的较大的沟道宽度，由此改善总的漏极-源极导通电阻(Rds(ON))或集电极-发射极饱和电压(VCE(SAT))。
图2是其上具有源极金属层和漏极金属层的图1A～1D的功率半导体器件100的截面图。现在将参考图2简要地描述功率半导体器件100的操作原理。
参考图1A～1D和图2，在与外延层120相反的半导体衬底110的表面(图2中的底表面)上由铝(Al)或其等效金属形成漏极金属层190。在栅极多晶硅层160上形成预定厚度的绝缘层170以覆盖栅极氧化物层150和栅极多晶硅层160的侧表面。在通过绝缘层170暴露的第二导电区域140的表面上利用铝(Al)或其等效金属形成源极金属层180至预定厚度。当然，第二导电区域140通过源极金属层180彼此连接。虽然未显示，但是栅极多晶硅层160连接至称为“栅极金属层”的预定区域。
当对栅极金属层(未显示)以及源极金属层180与漏极金属层190之间施加预定电压时，预定量的电流从漏极金属层190流动至源极金属层180。即，当对栅极金属层施加电压时，在相对于第二导电区域140向外延伸的第一导电区域130的表面中形成沟道。因此，电子通过第二导电区域140、在第一导电区域130中形成的沟道、外延层120(漂移区)以及半导体衬底110从源极金属层180流动至漏极金属层190。
图2说明包括N+型半导体衬底、N-型外延层、P型第一导电区域以及N型第二导电区域的功率半导体器件，这样的功率半导体器件称为N型MOSFET。本发明也可以用于P型MOSFET，尤其是包括P型半导体衬底、P型外延层、N型第一导电区域以及P型第二导电区域的功率半导体器件。
除MOSFET之外，本发明也可以用于IGBT。
详细地，第一导电区域和窗口的上述布置可用于N沟道IGBT，所述N沟道IGBT包括P++型半导体衬底110、N+型外延层121、N-型外延层122、P-型第一导电区域130以及N型第二导电区域140，如图4所示。
虽然未显示，第一导电区域和窗口的上述布置可用于P沟道IGBT，所述P沟道IGBT包括N+型半导体衬底、P+型外延层、P-型外延层、N型第一导电区域以及P型第二导电区域。
以下，将参考图5A～5D描述根据本发明一个实施方案的制造功率半导体器件的方法。
图5A～5D是说明根据本发明一个实施方案制造功率半导体器件的方法的序列图。
首先，参考图5A，在半导体衬底110上形成预定厚度的外延层120。在外延层120上依次地形成预定厚度的栅极氧化物层150和栅极多晶硅层160，并且通过光刻蚀刻以形成近似线型形状的多个窗口151a，外延层120通过所述窗口151a得到暴露。以后将描述窗口151a的平面结构。
半导体衬底110可以是掺杂有高浓度N型杂质的硅衬底，并且可形成为约50～400μm的厚度。外延层120可以是掺杂有低浓度N型杂质的硅层，并且可形成为约3～150μm的厚度，但是本发明不限于此。
然后，参考图5A和图5B，通过蚀刻栅极氧化物层150和栅极多晶硅层160而限定的窗口可主要分为第一窗口151a和第二窗口151b。可形成大量第一和第二窗口151a和151b，第一和第二窗口151a和151b的相对末端可形成为近似半圆形，如从平面上(即，从如图5B中的顶部来观察)所观察的那样。第一窗口151a和第二窗口151b相对于彼此交替布置，使得第一窗口151a和第二窗口151b的相对末端分别沿着假想线P1和P2对齐。第一窗口151a和第二窗口151b布置为具有基本相同间距，两个相邻第一窗口151a之间的中部区域位于各相邻的第二窗口151b的纵向延长线上。即，每一个第二窗口151b的纵向延长线在垂直于第一窗口151a延伸方向的方向上从每一个相邻第一窗口151a移动第一窗口151a之间间距的约一半。
然后，参考图5A和5B以及图5C，在通过窗口151暴露的外延层120的部分中依次地形成第一导电区域130和第二导电区域140至预定深度。例如，可使用自对准技术通过窗口151注入P型杂质(例如硼(B))随后在约1100℃或更高温度下进行退火来形成第一导电区域130。可使用掩模进一步将P型杂质注入第一导电区域130的中心部分以提供第一导电区域130与源极金属层之间的欧姆接触，以下将对此进行描述。可通过注入N型杂质(例如，砷(As))随后在约900℃或更高温度下进行退火来形成第二导电区域140。此时，第一导电区域130和第二导电区域140可分别形成为约1～5μm和约1μm以下的深度。
然后，参考图5A～5C以及图5D，实施绝缘层形成工艺、蚀刻工艺和金属沉积工艺。即，在栅极多晶硅层160的顶表面和侧表面上和栅极氧化物层150的侧表面上形成预定厚度的绝缘层170，并且使用铝(Al)或其等效物在通过绝缘层170暴露的第二导电区域140的表面上形成源极金属层180。使用金属诸如钒在半导体衬底110的底表面上形成漏极金属层190。这完成了功率半导体器件100。
虽然未显示，但是为了对栅极多晶硅层160施加电压，使用铝(Al)或其等效物在功率半导体器件100的预定区域中形成栅极金属层(称为栅极垫)。将由此制造的功率半导体器件100安装到引线框架等上，随后引线接合和模制，由此完成半导体封装。此处，漏极金属层190通过钎焊直接连接至引线框架的芯片焊盘，并且将源极金属层180和栅极金属层引线接合至引线框架的引线。
图6A是根据本发明另一个实施方案的功率半导体器件在形成源极金属层之前的部分顶视图，图6B是其中省略栅极多晶硅层和栅极氧化物层的图6A的半导体器件的部分顶视图，图6C是沿着图6A的线6c-6c截取的截面图，图6D是沿着图6A的线6d-6d截取的截面图，图6E是沿着图6A的线6e-6e截取的截面图。
参考图6A～6E，根据本发明另一个实施方案的功率半导体器件400包括：外延层420；在外延层420表面中形成并且彼此间隔预定距离的多个第一导电区域430；在第一导电区域430中形成的多个第二导电区域440；在外延层420上形成以在第一导电区域430中限定窗口的栅极氧化物层450；和在栅极氧化物层450上形成的栅极多晶硅层460。
在半导体衬底(未显示)上形成预定厚度的外延层420。外延层420和上述外延层120相同，并由此将省略其描述。
第一导电区域430包括：在外延层420的表面中形成为线型形状并彼此间隔预定距离的第一和第二导电层431和432；以及连接第一导电层431和第二导电层432的第三导电层433。第一导电区域430可还包括：在第一导电层431两侧上形成的第一本体部分434；以及在第二导电层432的两侧上形成的第二本体部分435。
更详细地，第一导电层431和第二导电层432相对于彼此具有相同间距地交替布置。即，两个相邻的第一导电层431(或第二导电层432)之间的中部区域位于各相邻第二导电层432(或第一导电层431)的纵向的延长线上(即，每个第二导电层432的纵向延长线在垂直于第一导电层431的延伸方向的方向上从每一个相邻的第一导电层431移动第一导电层431之间间距的约一半)。换言之，两个相邻的第二导电层432位于相对于每一个相邻第一导电层431的延伸方向而偏斜的方向上。第一导电层431和第二导电层432的相对末端相对于彼此交替布置，使得它们基于假想线P11而彼此间隔预定距离。第一和第二导电层431和432可形成为近似半圆柱形。
第一导电层431和第二导电层432可使用P或N型杂质形成至约1～5μm的深度，但是本发明不限于此。第一导电层431和第二导电层432可掺杂有高浓度杂质。
在第一导电层431和第二导电层432的相对末端之间限定的空间S中形成第三导电层433。第三导电层433垂直于第一导电层431和第二导电层432。第三导电层433掺杂有与第一导电层431和第二导电层432相同的高浓度杂质，并且用作第一导电层431和第二导电层432之间的电连接。因而，由于第一导电层431和第二导电层432通过第三导电层433连接，所以在外延层420与第一导电层431和第二导电层432中的每一个之间形成圆柱形表面结而不是球形表面结，由此防止有源区中击穿电压的降低，这与其中外延层和第一导电区域具有球形表面结的情况不同，在球形表面结中容易产生电场集中，由此导致有源区中击穿电压的降低。
在第一导电层431的延伸方向的两侧上设置第一本体部分434，并且在第二导电层432的延伸方向的两侧上设置第二本体部分435。第一本体部分434和第二本体部分435可以与第一和第二导电层431和432一样掺杂有P或N型杂质。第一本体部分434和第二本体部分435可掺杂有相同杂质。第一和第二本体部分434和435可掺杂有低浓度杂质。如图6E所示，第一、第二和第三导电层431、432和433可形成至比第一和第二本体部分434和435更深的深度。因此，如果存在足够低的漏极-源极导通电阻(Rds(ON))，那么能够提高功率半导体器件400的击穿电压，并且防止由于电压过度升高所导致的寄生双极晶体管的不希望的操作，所述电压过度升高是由源极区之下的第一本体部分434或第二本体部分435中的电阻增加所导致。因而，如图6E所示的包括第三导电层433的功率半导体器件400适于满足期望的击穿电压要求。
在第一和第二导电层431和432中形成预定深度的第二导电区域440。应理解，第二导电区域440的宽度和深度小于第一和第二导电层431和432的宽度和深度。第二导电区域440可使用高浓度N或P型杂质形成至约1μm或更小的深度，但是本发明不限于此。在该结构下方，沿着相对于第二导电区域440向外延伸的第一导电区域430的表面可形成载流子(例如电子)通过的沟道。
在外延层420表面上形成栅极氧化物层450，以限定具有比第一导电层431更小宽度的第一窗口451a和具有比第二导电层432较小宽度的第二窗口451b。更详细地，第一窗口451a部分覆盖在第一导电层431中形成的第二导电区域440，第二窗口451b部分覆盖在第二导电层432中形成的第二导电区域440。栅极氧化物层450可形成为约200～1000
的厚度，但是本发明不限于此。
在栅极氧化物层450上形成栅极多晶硅层460。更详细地，栅极多晶硅层460仅仅在栅极氧化物层450上形成，使得第二导电区域440通过第一窗口451a和第二窗口451b得到暴露。栅极多晶硅层460掺杂有导电杂质(例如，N或P型杂质)以用作栅极。
同时，栅极多晶硅层460在平面上延伸以形成相对于第一窗口451a和第二窗口451b的布置的近似S形路径。即，第一窗口451a和第二窗口451b的相对末端分别沿着两个不同的假想线P12和P13对齐。换言之，栅极多晶硅层460沿着第一窗口451a和第二窗口451b之间的近似S形路径进行延伸。
虽然图6A说明第一窗口451a和第二窗口451b的相对末端沿着两个不同的假想线P12和P13对齐，但是第一窗口451a和第二窗口451b的相对末端也可沿着单个公共假想线P11进行对齐。
图6A～6E说明了几个第一导电区域430和第二导电区域440。然而，应理解，在单个半导体芯片上可设置数十至数百个第一和第二导电区域430和440。
如上所述，根据本发明的当前实施方案的功率半导体器件400，第一导电层431和第二导电层432通过第三导电层433相连接，并由此能够在第一导电区域430和外延层420之间产生圆柱形表面结，由此防止有源区中击穿电压的降低，这和其中外延层和第一导电区域具有球形表面结的情况不同，在球形表面结中容易产生电场集中，由此导致有源区中击穿电压的降低。
此外，无需改变外延层420的厚度和比电阻以提高器件400的击穿电压，由此确保足够低的漏极-源极导通电阻(Rds(ON))。
此外，与包括连接垂直栅极多晶硅的栅极总线的常规功率半导体器件不同，第一导电区域430即第一和第二导电层431和432可在平面上从所有方向(例如，向上/向下/向右/向左)接收栅极信号而无需栅极总线。即，由于栅极多晶硅层460沿着在第一和第二导电层431和432之间的近似S形路径在平面上延伸，所以第一和第二导电层431和432可从所有方向(例如向上/向下/向右/向左)接收栅极信号。
此外，由于相对于第一导电区域430(即第一导电层431或第二导电层432)向外延伸的外延层420的漂移区具有相对大且均一的面积，所以在器件400的导通状态中不出现所不希望的电流集中现象。
图7是其上具有源极金属层和漏极金属层的图6A～6E的功率半导体器件400的截面图，现在将参考图7简要地描述功率半导体器件400的操作原理。
参考图6A～6E和图7，在半导体衬底410的与外延层420相反的表面(图7中的底表面)上由铝(Al)或其等效金属形成漏极金属层490。在栅极多晶硅层460上形成预定厚度的绝缘层470以覆盖栅极氧化物层450和栅极多晶硅层460的侧表面。在通过绝缘层470暴露的第二导电区域440的表面上使用铝(Al)或其等效金属形成源极金属层480至预定厚度。当然，第二导电区域440通过源极金属层480彼此连接。虽然未显示，但是栅极多晶硅层460连接至称为“栅极金属层”的预定区域。
当对栅极金属层(未显示)以及源极金属层480与漏极金属层490之间施加预定电压时，预定量的电流从漏极金属层490流动至源极金属层480。即，当对栅极金属层施加电压时，在相对于第二导电区域440向外延伸的第一导电区域430的表面中形成沟道。因此，电子通过第二导电区域440、在第一导电区域430中形成的沟道、外延层420(漂移区)以及半导体衬底410从源极金属层480流动至漏极金属层490。
图7说明包括N+型半导体衬底、N-型外延层、P型第一导电区域以及N型第二导电区域的功率半导体器件，这样的功率半导体器件称为N型MOSFET。本发明也可以用于P型MOSFET，尤其是包括P型半导体衬底、P-型外延层、N型第一导电区域以及P型第二导电区域的功率半导体器件。
除MOSFET之外，本发明也可以用于IGBT。
详细地，第一导电区域和窗口的上述布置可用于N沟道IGBT，所述N沟道IGBT包括P++型半导体衬底510、N+型外延层520、N-型外延层420、P型第一导电区域431和434以及N型第二导电区域440，如图8所示。
虽然未显示，第一导电区域和窗口的上述布置可用于P沟道IGBT，所述P沟道IGBT包括N+型半导体衬底、P+型外延层、P-型外延层、N型第一导电区域以及P型第二导电区域。
图9是根据本发明又一个实施方案的对应于图6E的结构的功率半导体器件的截面图。
参考图9，功率半导体器件600和图6E所示的功率半导体器件400基本相同，除了第三导电层633形成为与第一本体部分434和第二本体部分435相同深度之外。由此，本文中将省略关于功率半导体器件600的详述。
如图6E所示，掺杂有高浓度P+型杂质的第三导电层433(或第一和第二导电层(未显示))增加了低浓度P-型第一和第二本体部分434和435的浓度，这不适合于满足低的阈值电压要求和通过按比例缩放来实现单位单元的高集成度。然而，如图9所示，高浓度P+型第三导电层633形成为与低浓度P-第一和第二本体部分434和435具有相同深度，并由此能够减小通过扩散而增加第一和第二本体部分434和435的浓度。因此，图9所示的功率半导体器件600适于满足低阈值电压要求和通过按比例缩放来实现单位单元的高集成度。
图10是根据本发明另一个实施方案的对应于图6E的结构的功率半导体器件的截面图。
参考图10，功率半导体器件700和图6E所示的功率半导体器件400基本相同，除了第三导电层733形成为比第一本体部分434和第二本体部分435较浅的深度之外。由此，本文中将省略关于功率半导体器件700的详述。
根据图10所示的功率半导体器件700，掺杂有高浓度P+杂质的第三导电层733(或第一和第二导电层(未显示))形成为比掺杂有低浓度P-杂质的第一和第二本体部分434和435较浅的深度。因此，功率半导体器件700适于满足较高程度的单元集成、高的击穿电压以及低的漏极-源极导通电阻(Rds(ON))。
以下，将详细描述制造图6A～7所示的功率半导体器件400的方法。
图11是说明制造图6A～7所示的功率半导体器件400的方法的流程图。
参考图11，制造功率半导体器件400的方法包括：注入高浓度第一杂质(S1)；注入低浓度第一杂质(S2)；注入高浓度第二杂质(S3)；以及使第一和第二杂质扩散(S4)。所述制造方法可还包括绝缘层形成和金属沉积(S5)。
图12A～12E是说明制造的图6A～7所示的功率半导体器件400的方法的序列截面图。
参考图11的步骤S1和图12A，在半导体衬底410上形成外延层420至预定厚度。半导体衬底410可以是掺杂有高浓度N或P型杂质的硅衬底，并且可形成为约50～400μm的厚度。外延层420可以是掺杂有导电的低浓度N或P型杂质的硅层，并且可形成为约3～150μm的厚度。
然后，使用氧化物膜图案425作为掩模，将高浓度第一杂质注入外延层420，以限定用于彼此间隔预定距离的多个线型第一和第二导电层431和432、以及在第一导电层431和第二导电层432的相对末端之间限定的空间S中延伸的第三导电层433的区域，如图6A～6E所示。此时，实施高浓度第一杂质的注入，使得第一导电层431和第二导电层432的相对的末端相对于彼此交替布置。高浓度第一杂质可以是高浓度N或P型杂质。在图12A中，箭头表示P+杂质的注入。此处，P+杂质可以是硼(B)。
然后，参考图12A和图11的步骤S2以及图12B，在外延层420上依次地沉积栅极氧化物和栅极多晶硅，并且图案化以形成栅极氧化物层450和栅极多晶硅层460，并且使用栅极氧化物层450和栅极多晶硅层460作为掩模，将低浓度第一杂质注入外延层420，以限定用于在第一导电层431延伸方向的两侧上的第一本体部分434、以及在第二导电层432延伸方向的两侧上的第二本体部分435的区域。低浓度第一杂质可以是低浓度N或P型杂质。在图12B中，箭头表示P-杂质的注入。此处，P-杂质可以是硼(B)。
然后，参考图12A、12B和图11的步骤S3以及图12C，使用栅极氧化物层450和栅极多晶硅层460作为掩模，将高浓度第二杂质注入第一导电层431、第二导电层432、第一本体部分434和第二本体部分435，以限定用于第一导电层431、第二导电层432、第一本体部分434和第二本体部分435中的第二导电区域440的区域。第二杂质可以是高浓度N或P型杂质。在图12C中，箭头表示N+杂质的注入。此处，N+杂质可以是砷(As)。
然后，参考图12A～12C和图11的步骤S4以及图12D，扩散第一和第二杂质以形成第一导电区域430(即，第一导电层431、第二导电层432、第三导电层433、第一本体部分434、第二本体部分434)和第二导电区域440。第一和第二杂质的扩散可通过退火实施。
更详细地，可实施扩散使得第三导电层433形成的深度比第一和第二本体部分434和435更深。为此，P+杂质的掺杂量和注入能量可设定为高于P-杂质，或者扩散可在高温下实施较长时间。
或者，如图9所示，可实施扩散使得第三导电层633形成的深度与第一和第二本体部分434和435相同。为此，P+杂质的掺杂量和注入能量可设定为和P-杂质相同。
或者，如图10所示，可实施扩散使得第三导电层733形成的深度比第一和第二本体部分434和435较浅。为此，P-杂质的掺杂量和注入能量可设定为高于P+杂质，或者扩散可在低温下实施较短时间。
然后，参考图12A～12D和图11的步骤S5以及图12E，在栅极多晶硅层460的顶表面和侧表面上以及栅极氧化物层450的侧表面上形成绝缘层470(见图7)，在通过绝缘层470暴露的第二导电区域440的表面上形成源极金属层480，并且在半导体衬底410的底表面上形成漏极金属层490。源极金属层480可由铝(Al)或者其等效物形成，漏极金属层490可由金属如钒形成。
虽然未显示，但是为了对栅极多晶硅层460施加电压，使用铝(Al)或其等效物在功率半导体器件400的预定区域中形成栅极金属层(称为栅极垫)。将由此制造的功率半导体器件400安装到引线框架等上，随后引线键合和模制，由此完成半导体封装。此处，漏极金属层490通过钎焊直接连接至引线框架的芯片焊盘，并且将源极金属层480和栅极金属层引线接合至引线框架的引线。
由上述描述可显见，根据本发明的功率半导体器件，第一导电区域包括第一导电层和第二导电层，并且第一导电层和第二导电层的相对末端相对于彼此交替布置。因此，第一和第二导电层从平面上的所有方向(例如，向上/向下/向右/向左)接收栅极信号，由此确保光学元件中栅极信号的改善的传输速度和外部栅极驱动电路的阻抗的无关紧要的偏差。
此外，相对于第一导电区域向外延伸的外延层的漂移区具有相对大且均一的面积，由此不产生所不希望的电流集中现象，由此防止器件劣化。
此外，根据本发明的某些实施方案，面对栅极氧化物层的球形表面结的一部分具有为圆柱形表面结1.5倍的较大沟道宽度，由此降低总的漏极-源极导通电阻(Rds(ON))。
此外，栅极多晶硅层沿着第一和第二导电层之间的近似S形路径延伸，由此可最小化栅极总线的数目，由从而导致最小的面积损失和改善的源极电流流动。
此外，根据本发明的某些实施方案，交替布置的第一和第二导电层通过第三导电层连接，这在外延层与第一和第二导电层中的每一个之间产生圆柱形表面结，由此防止有源区中击穿电压的降低，这和其中外延层和第一导电区域具有球形表面结的情况不同，在球形表面结中容易产生电场集中，由此导致有源区中击穿电压的降低。
此外，无需改变外延层的厚度和比电阻以提高功率半导体器件的击穿电压，由此确保足够低的漏极-源极导通电阻(Rds(ON))。
虽然参考其示例性实施方案已经显示和描述了本发明，应该理解本领域技术人员可在形式上和细节上做出各种改变，而没有脱离由以下权利要求所限定的本发明的精神和范围。
Claims (21)
1.一种功率半导体器件，包括：
导电的低浓度外延层；
在所述外延层的表面中形成至预定深度的第一导电区域，所述第一导电区域包括彼此间隔预定距离的多个线型第一导电层、彼此间隔预定距离的多个线型第二导电层、和在所述第一导电层与所述第二导电层之间限定的空间中形成的以连接所述第一导电层和所述第二导电层的第三导电层，其中所述第一导电层和所述第二导电层的相对末端相对于彼此交替布置并且彼此间隔预定距离；
第二导电区域，所述第二导电区域形成于所述第一导电区域中，所述第二导电区域形成的宽度和深度比所述第一和第二导电层更小，以使得在所述第一和第二导电层中形成沟道；
在所述外延层的表面上形成的栅极氧化物层，以限定具有比所述第一导电层更小宽度的第一窗口和具有比所述第二导电层更小宽度的第二窗口；和
在所述栅极氧化物层上形成的栅极多晶硅层。
2.根据权利要求1所述的功率半导体器件，其中所述第一导电区域还包括：在所述第一导电层的两侧上形成的第一本体部分和在所述第二导电层的两侧上形成的第二本体部分，和
其中所述第一和第二导电层掺杂有高浓度杂质，所述第一和第二本体部分掺杂有低浓度杂质。
3.根据权利要求2所述的功率半导体器件，其中所述第三导电层掺杂为具有与所述第一和第二导电层相同的高浓度杂质。
4.根据权利要求2所述的功率半导体器件，其中所述第三导电层具有比所述第一和第二本体部分更深的深度。
5.根据权利要求2所述的功率半导体器件，其中所述第三导电层具有与所述第一和第二本体部分相同的深度。
6.根据权利要求2所述的功率半导体器件，其中所述第三导电层具有比所述第一和第二本体部分更浅的深度。
7.根据权利要求1所述的功率半导体器件，其中所述第一导电区域掺杂有P或N型杂质。
8.根据权利要求1所述的功率半导体器件，其中所述第二导电区域掺杂有 N或P型杂质。
9.根据权利要求1所述的功率半导体器件，其中所述外延层掺杂有N-或P-型杂质。
10.根据权利要求1所述的功率半导体器件，还包括：
在所述外延层的底表面上形成的并掺杂有N或P型杂质的半导体衬底；和
在所述半导体衬底的底表面上形成的并掺杂有N或P型杂质的漏极金属层。
11.根据权利要求1所述的功率半导体器件，还包括：
在所述栅极氧化物层和所述栅极多晶硅层的表面上形成的以暴露出所述第一和第二导电区域的绝缘层；和
形成在由所述绝缘层暴露的所述第一和第二导电区域的表面上的源极金属层。
12.根据权利要求1所述的功率半导体器件，其中所述第一导电层和所述第二导电层的所述相对末端分别沿着两个不同的假想线对齐。
13.根据权利要求1所述的功率半导体器件，其中所述栅极多晶硅层沿着所述第一窗口和所述第二窗口之间的S形路径在平面上延伸。
14.根据权利要求1所述的功率半导体器件，其中所述第一窗口和所述第二窗口的相对末端相对于彼此交替布置和分别沿着两个不同的假想线对齐。
15.根据权利要求1所述的功率半导体器件，其中所述外延层通过在P++型半导体衬底上依次生长N+型半导体和N-型半导体来形成。
16.根据权利要求1所述的功率半导体器件，其中所述外延层通过在N++型半导体衬底上依次生长P+型半导体和P-型半导体来形成。
17.一种制造功率半导体器件的方法，所述功率半导体器件包括：半导体衬底；在所述半导体衬底上形成的导电的低浓度外延层；在所述外延层中形成的第一导电区域，所述第一导电区域包括彼此间隔预定距离的多个线型第一导电层、彼此间隔预定距离的多个线型第二导电层、在所述第一导电层和所述第二导电层之间限定的空间中形成的第三导电层、在所述第一导电层两侧上形成的第一本体部分和在所述第二导电层两侧上形成的第二本体部分，其中所述第一导电层和所述第二导电层的相对末端相对于彼 此交替布置并且彼此间隔预定距离；和在所述第一导电层、所述第二导电层、所述第一本体部分和所述第二本体部分中形成的第二导电区域，所述第二导电区域形成于所述第一导电区域中，
所述方法包括：
使用氧化物膜图案作为掩模将高浓度第一杂质注入所述外延层，以限定用于所述第一导电层、所述第二导电层和所述第三导电层的区域；
在所述外延层上依次沉积并图案化栅极氧化物和栅极多晶硅，并使用所述栅极氧化物图案和所述栅极多晶硅图案作为掩模将低浓度第一杂质注入所述外延层，以限定用于所述第一本体部分和所述第二本体部分的区域；
使用所述栅极氧化物层图案和所述栅极多晶硅图案作为掩模将高浓度第二杂质注入所述外延层，以限定用于所述第二导电区域的区域；和
使所述第一和第二杂质扩散以形成所述第一导电区域和所述第二导电区域。
18.根据权利要求17所述的方法，其中实施所述第一和第二杂质的所述扩散，使得所述第三导电层形成的深度比所述第一本体部分和所述第二本体部分更深。
19.根据权利要求17所述的方法，其中实施所述第一和第二杂质的所述扩散，使得所述第三导电层形成的深度和所述第一本体部分和所述第二本体部分相同。
20.根据权利要求17所述的方法，其中实施所述第一和第二杂质的所述扩散，使得所述第三导电层形成的深度比所述第一本体部分和所述第二本体部分更浅。
21.根据权利要求17所述的方法，还包括：
在所述栅极多晶硅图案的顶表面和侧表面上形成绝缘层以暴露出所述第一和第二导电区域；
在由所述绝缘层暴露的所述第一和第二导电区域的表面上形成源极金属层；和
在所述半导体衬底的底表面上形成漏极金属层。
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