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CN101506900A - 具有经选择以最小化信号耦合的位状态指派的非易失性存储器装置和方法 - Google Patents

具有经选择以最小化信号耦合的位状态指派的非易失性存储器装置和方法 Download PDF

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CN101506900A
CN101506900A CNA2007800317804A CN200780031780A CN101506900A CN 101506900 A CN101506900 A CN 101506900A CN A2007800317804 A CNA2007800317804 A CN A2007800317804A CN 200780031780 A CN200780031780 A CN 200780031780A CN 101506900 A CN101506900 A CN 101506900A
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哈戈普·A·纳扎里安
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Micron Technology Inc
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Abstract

一种非易失性存储器装置以使虚假信号的耦合最小化的方式对每一行中的存储器单元进行编程。控制逻辑单元使用通过评估将被写入到一行中的所述单元的数据而选择的一组位状态指派来对所述行中的所述单元进行编程。所述控制逻辑单元通过确定所述行中将被编程到对应于所述写入数据的多个位状态中的每一者的单元的数目来执行此评估。所述控制逻辑单元随后选择一组位状态指派，所述组位状态指派将致使指派给每一位状态的编程电平与所述行中使用所述位状态编程的存储器单元的数目成反比例。所述选定组位状态随后用于对所述行中的所述存储器单元进行编程。

Description

具有经选择以最小化信号耦合的位状态指派的非易失性存储器装置和方法
技术领域
本发明涉及非易失性存储器装置，且更特定来说，涉及一种非易失性存储器装置，其中以逐行为基础改变指派给由存储器单元存储的多个编程电平的位状态以最小化信号耦合。
背景技术
具有快闪存储器单元阵列的电可擦除可编程非易失性存储器装置用于广泛多种电装置中。一种非常常见类型的可擦除可编程非易失性存储器装置是快闪存储器装置。快闪存储器装置使用快闪存储器单元(也称为浮动栅极晶体管存储器单元)，其类似于场效应晶体管，具有源极区和与源极区间隔开以形成中间沟道区的漏极区。通常由经掺杂多晶硅制成的浮动栅极放置在沟道区上方，且通过栅极氧化物层与沟道区电隔离。在浮动栅极上方制造控制栅极，且其也可由经掺杂多晶硅制成。控制栅极通过介电层与浮动栅极电分离。因此，浮动栅极在其与沟道、控制栅极和快闪存储器单元的所有其它组件绝缘的意义上来说是“浮动的”。
通过在浮动栅极上存储电荷对快闪存储器单元进行编程。即使在已从快闪存储器装置移除电力之后，电荷随后也在栅极上保留一不确定的时期。快闪存储器装置是非易失性的正是出于此原因。通过向控制栅极和漏极或源极施加适当电压而将电荷存储在浮动栅极上。举例来说，可通过将源极接地，同时向控制栅极施加充分大的正电压以吸引电子来而将负电荷放置于浮动栅极上，所述电子从沟道区隧道穿过栅极氧化物到达浮动栅极。施加于控制栅极的电压(称为编程电压)决定了在编程之后驻留在浮动栅极上的电荷量。
可通过施加具有大于阈值电压的量值的正控制栅极到源极电压来读取快闪存储器单元。存储在快闪存储器单元上的电荷量决定了为了允许快闪存储器单元在源极与漏极之间传导电流而必须向控制栅极施加的阈值电压的量值。在将负电荷添加到浮动栅极时，快闪存储器单元的阈值电压增加。在读取操作期间，将向控制栅极施加读取电压，其足够大以使得单元在没有电荷存储于浮动栅极上的情况下传导，但又不足够大而使单元在电荷存储于浮动栅极上的情况下传导。在读取操作期间，源极耦合到接地，且经由合适的阻抗向漏极施加正电压，所述漏极用作单元的输出端子。因此，如果快闪存储器单元的浮动栅极带有电荷，那么漏极将保持处于正电压。如果快闪存储器单元的浮动栅极不带电荷，那么单元将使漏极接地。
在快闪存储器单元可编程之前，必须通过从浮动栅极移除电荷来将其擦除。可通过向单元施加具有与用于编程的极性相反的极性的栅极到源极电压来擦除单元。特定来说，将控制栅极接地，且向源极施加较大的正电压以致使电子隧道穿过栅极氧化物且从浮动栅极耗尽电荷。在另一方法中，向控制栅极施加相对大的负电压，且向源极区施加正电压，例如电源电压。
典型的快闪存储器装置包含含有大量以行和列布置的快闪存储器单元的存储器阵列。两种常见类型的快闪存储器阵列结构是“与非(NAND)”和“或非(NOR)”结构，如此称谓是由于其中基本快闪存储器单元配置或每一者布置的逻辑形式。图1说明具有常规设计的典型“与非”快闪存储器阵列10。阵列10由大量快闪存储器单元组成，所述快闪存储器单元共同地由参考标号14指示。快闪存储器单元14的阵列通常被划分为若干区块，其中每一区块包含若干行，例如在图1所示的实例中包含32行。同一行中的单元14将其控制栅极耦合到共同字选择线30，其每一者接收相应的字线信号WL0-WL31。同一列中的单元14将其源极和漏极彼此串联连接。因此，每一区块的同一列中的所有存储器单元14通常彼此串联连接。区块中上部快闪存储器单元14的漏极通过第一选择栅极晶体管24耦合到位线20。每一区块中的晶体管24的传导状态是由源极栅极SG(D)信号控制。每一位线20输出相应的位线信号BL1-BLN，其指示存储在阵列10的相应列中的数据位。位线20延伸通过多个区块到达相应的读出放大器(未图示)。区块中下部快闪存储器单元14的源极通过第二选择栅极晶体管28耦合到源极线26。每一区块中晶体管28的传导状态是由源极栅极SG(S)信号控制。源极线26接收取决于存储器单元14正在被编程、读取还是擦除而具有各种量值的信号SL。
读取操作是以逐行为基础执行的。当要对选定区块执行读取操作时，将源极线26耦合到接地，且响应于高SG(D)和SG(S)信号而接通用于所述区块的选择栅极晶体管24、28。而且，将用于每一列的位线20预充电到电源电压Vcc。最终，向用于选定行的字选择线30施加读取电压，借此向所述行中所有快闪存储器单元14的控制栅极施加读取电压。如上文所阐释，读取电压的量值足以接通不具有带电荷的浮动栅极的所有快闪存储器单元14，但不足以接通具有带电荷的浮动栅极的所有单元。向用于所有未选定行的字选择线30施加具有较高量值的电压。此电压足够大以在即使快闪存储器单元14的浮动栅极正在存储电荷的情况下也可接通所述快闪存储器单元14。因此，用于每一列的位线20当选定行的在所述列中的单元14不在存储电荷的情况下将为低。否则，位线20保持为高而处于Vcc。每一位线20上的电压通过相应读出放大器(未图示)与参考电压进行比较。如果位线20上的电压小于参考电压，那么读出放大器输出对应于读取数据位的“1”二进制值的电压。如果位线20上的电压大于参考电压，那么读出放大器输出对应于读取数据位的“0”二进制值的电压。
当将要擦除选定行的快闪存储器单元14时，将用于所述选定行的字选择线30耦合到接地，且将用于每一列的源极线26耦合到正电压。高SG(S)信号随后接通选择栅极晶体管28以向快闪存储器单元14的源极施加正电压。所述正电压随后从所有单元14中的浮动栅极耗尽电荷，借此擦除所述选定行中的所有存储器单元14。一般通过以逐区块为基础将用于区块中所有单元14的字选择线30接地来擦除快闪存储器单元14。在对单元14的擦除从其浮动栅极移除电荷的范围内，擦除单元14有效地将其编程以存储逻辑“1”位值。
当将要编程选定行的单元14时，向用于选定行的字选择线30施加编程电压，且向其余快闪存储器单元14的控制栅极施加足以接通其余单元14的电压。而且，接通第一列选择晶体管24，且向相应位线施加对应于将要编程的数据位的电压。如果位线20的电压处于对应于逻辑“0”的接地，那么电荷将存储在选定行的在所述列中的快闪存储器单元14的浮动栅极中。否则，位线20上对应于逻辑“1”的电压防止任何电荷存储在浮动栅极上。因此编程是以逐行为基础而执行的。
可通过在每一快闪存储器单元14中存储多个数据位来增加快闪存储器阵列的存储容量。这可通过在每一单元14的浮动栅极上存储多个电荷电平来完成。这些存储器装置通常称为多位或多电平快闪存储器单元，称为“MLC存储器单元”。在MLC单元中，对应于在相应电压范围上界定的不同阈值电压电平的多个二进制数据位存储在单个单元内。每一不同阈值电压电平对应于数据位的相应组合。特定来说，位数目N需要2N个不同的阈值电压电平。举例来说，对于用以存储2个数据位的快闪存储器单元，需要对应于位状态00、01、10和11的4个不同阈值电压电平。当读取存储器单元的状态时，存储器单元14传导电流所针对的阈值电压电平对应于表示编程到单元中的数据的位组合。存储在每一快闪存储器单元14中的两个或两个以上位可为同一页数据中的相邻位。然而，更经常地将一个位视为一页数据中的一位，且将另一位视为相邻页数据中的对应位。指派给相应电荷电平的位状态对于阵列中所有存储器单元行来说通常是相同的。指派给阵列中的快闪存储器单元的位状态通常以硬件实施，且因此在快闪存储器装置的操作期间无法改变。
多电平快闪存储器单元是通过如下方式来编程的：向控制栅极施加编程电压，且在适当的时期中将漏极保持为恒定电压，以在浮动栅极中存储足够的电荷，从而将快闪存储器单元14的阈值电压移动到所需电平。此阈值电压电平表示单元的对应于存储在单元中的数据位的组合的位状态。如同对单电平快闪单元的编程，对多电平单元的编程是以逐行为基础执行的。
图2A说明用于常规的每单元一位快闪单元的单元数据图。如图2A所示，两个单独的电荷电平或范围界定于总体快闪单元阈值电压范围内。当从此快闪单元进行读取时，必须做的是确定阈值电压是高于还是低于所述两个电平之间的中点。将一个电平中的电压解译为单个二进制位(0或1)，而将另一电平中的电压解译为互补的二进制位(1或0)。
另一方面，图2B说明用于能够存储两个位的多电平快闪存储器单元的单元数据图。如图2B中可见，数据图在单元的总体最大阈值电压的范围内界定四个单独的电荷范围或电平(电平0、1、2和3)。每一电平被指派有一两位对或位组00、01、10或11。存储在每一行中的多个位可用作单个存储器页中的相邻位。或者，存储在每一行中的多个位可用作两个不同存储器页中的对应位。举例来说，可使用存储在第一列中的数据位X、Y，使得X是一页的第一数据位，且Y是相邻页的第一数据位。
还存在对电路可在快闪单元的浮动栅极上存储模拟值所采用的精度的限制，尤其在必须存储多个电荷电平的情况下。特定来说，由于过程变化，在整个阵列上的快闪单元且甚至在单个行上的快闪单元可能不会全都有相同表现。出于这些原因，用于对快闪单元进行编程或擦除的常规电路通常以算法方式执行这些任务。具体来说，所述电路向单元的控制栅极施加适当的电压电平以将浮动栅极充电到特定电平，随后查询单元以确定浮动栅极是否已经充电到所述电平。如果浮动栅极尚未经充分充电，那么电路再次向单元的控制栅极施加适当的电压电平。此过程重复，直到浮动栅极被充电到所需电平为止。
随着对存储器容量的要求不断增加，正以越来越高的密度制造快闪存储器装置。因此，快闪存储器装置的组件之间的间距不断减小。随着这些组件之间的间距变得较小，信号较容易在相邻组件之间耦合。施加于一个组件的信号因此可在相邻组件中产生虚假信号。举例来说，为了对选定列中的存储器单元进行编程而向选定字线施加的编程电压可耦合到同一行的在未选定列中的存储器单元的浮动栅极。这些编程干扰效应可增加所述行中已编程到或正被编程到较低电荷电平的存储器单元的浮动栅极上所存储的电荷，进而导致数据存储错误。类似地，由对选定存储器单元进行编程引起的浮动栅极的电压增加可耦合到相邻未选定存储器单元的浮动栅极，进而也不利地影响未选定存储器单元的浮动栅极上所存储的电荷。这些浮动栅极到浮动栅极和编程干扰问题在对多电平快闪存储器单元进行编程时最严重，且本描述内容主要涉及多电平快闪存储器单元正是出于此原因。然而，在对单电平快闪存储器单元编程时且可能对其它类型的易失性存储器装置编程时也可存在这些类型的浮动栅极到浮动栅极和编程干扰问题或类似问题。
如上文所提及，快闪存储器单元是通过如下方式来编程的：向控制栅极施加编程电压，且在适当的时期中将漏极保持为恒定电压，以在浮动栅极中存储足够的电荷，从而将快闪存储器单元的阈值电压移动到所需电平。因此以较高的电荷电平对快闪存储器单元进行编程需要通过相应字线向单元的控制栅极施加高编程电压。从相邻字线耦合到一字线或从相邻存储器单元的浮动栅极耦合到一存储器单元的浮动栅极的虚假信号的量值随着编程电压增加而增加。因此，较高的编程电压倾向于引入较高程度的浮动栅极到浮动栅极耦合和编程干扰效应。遗憾的是，由于存储器装置的特性、多电平存储器单元中每一单元可编程到的电荷电平的数目、以及单元将被编程到的位组，必须向快闪存储器单元的控制栅极施加的编程电压的量值是固定的。当然，用于对单元进行编程的位组是由将存储在存储器装置中的数据的值确定。
因此需要一种非易失性存储器装置和方法，其减少虚假信号对装置组件的耦合(例如浮动栅极到浮动栅极耦合)和编程干扰效应。
附图说明
图1是展示常规的“与非”快闪存储器单元阵列的示意图。
图2A和2B是说明其中图1所示的快闪单元经编程以存储一个或一个以上数据位的方式的示意图。
图3是展示根据本发明一个实例的快闪存储器装置的方框图。
图4A是说明可如何对图3的存储器装置中的每一快闪存储器单元进行编程的一个实例的示意图。
图4B是说明可如何重新指派图4A的实例中所使用的位状态指派以减少浮动栅极到浮动栅极耦合和编程干扰效应的一个实例的示意图。
图5是展示用于向图3的存储器装置中的快闪存储器单元重新指派位状态以最小化较高编程电压的使用的程序的一个实例的流程图。
图6是展示可如何使用图5所示的程序重新指派指派给快闪存储器单元的位状态的简化实例。
图7是包含图3的快闪存储器装置或根据本发明某另一实例的快闪存储器装置的基于处理器的系统的简化方框图。
具体实施方式
图3展示根据本发明一个实例的快闪存储器装置100。快闪存储器装置100包含以行和列的库布置的快闪存储器单元阵列130。阵列130中的快闪存储器单元将其控制栅极耦合到字选择线，将漏极区耦合到局部位线，且将源极区选择性地耦合到接地电位，如图1所示。
与常规的动态随机存取存储器(“DRAM”)装置和静态随机存取存储器(“SRAM”)装置不同，命令、地址和写入数据信号不是通过相应的命令、地址和数据总线而施加到快闪存储器装置100。而是，大多数命令信号、地址信号和写入数据信号是作为通过输入/输出(“I/O”)总线134传输的循序I/O信号组而施加到存储器装置100。类似地，读取数据信号是通过I/O总线134从快闪存储器装置100输出。I/O总线连接到I/O控制单元140，所述I/O控制单元140在I/O总线134与内部数据总线142、地址寄存器144、命令寄存器146和状态寄存器148之间路由信号。
快闪存储器装置100还包含接收若干控制信号的控制逻辑单元150，所述控制信号包含低有效芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、低有效写入启用信号WE#、低有效读取启用信号RE#以及低有效写入保护WP#信号。当芯片启用信号CE#是有效低时，可在存储器装置100与存储器存取装置(未图示)之间传递命令、地址和数据信号。当命令锁存启用信号CLE是有效高且ALE信号为低时，控制逻辑单元150致使I/O控制单元140响应于WE#信号的上升沿而将通过I/O总线134接收到的信号路由到命令寄存器146。类似地，当地址锁存启用信号ALE为有效高且CLE信号为低时，I/O控制单元140响应于WE#信号的上升沿而将通过I/O总线134接收的信号路由到地址寄存器146。写入启用信号WE#还用于将来自存储器存取装置(未图示)的写入数据信号选通到存储器装置100，且读取启用信号RE#用于将来自存储器装置100的读取数据信号选通到存储器存取装置(未图示)。当CLE和ALE信号两者均为低时，I/O控制单元140在I/O总线134与内部数据总线142之间传递写入数据信号和读取数据信号。最终，低有效写入保护信号WP#防止存储器装置100无意中执行编程或擦除功能。控制逻辑单元150还耦合到内部数据总线142以从I/O控制单元接收写入数据，其原因将在下文中解释。
可响应于读取状态命令而读取状态寄存器148。在读取状态命令之后，所有后续读取命令将导致从状态寄存器148读取状态数据，直到接收到后续读取状态命令为止。从状态寄存器148读取的状态数据提供关于存储器装置100的操作的信息，例如编程和擦除操作是否在没有错误的情况下完成。
地址寄存器146存储施加于存储器装置100的行和列地址信号。地址寄存器146随后将行地址信号输出到行解码器160且将列地址信号输出到列解码器164。行解码器160断言对应于经解码行地址信号的字选择线30(图1)。类似地，列解码器164使得能够将写入数据信号施加于用于对应于列地址信号的列的位线，且允许从用于对应于列地址信号的列的位线耦合读取数据信号。
响应于由控制逻辑单元150解码的存储器命令，阵列130中的快闪存储器单元被擦除、编程或读取。存储器阵列130是以逐行或逐页为基础编程的。在行地址信号已被加载到地址寄存器146中之后，I/O控制单元140将写入数据信号路由到高速缓冲存储器寄存器170。写入数据信号以连续的组存储在高速缓冲存储器寄存器170中，每一所述组具有对应于I/O总线134的宽度的大小。高速缓冲存储器寄存器170循序地存储用于阵列130中的一整行或整页快闪存储器单元的写入数据信号组。所有存储的写入数据信号随后用于对阵列130中通过存储在地址寄存器146中的行地址选择的一行或一页存储器单元进行编程。以类似的方式，在读取操作期间，来自通过存储在地址寄存器146中的行地址选择的一行或一页存储器单元的数据信号存储在数据寄存器180中。随后从数据寄存器180经由I/O控制单元140将大小对应于I/O总线134的宽度的数据信号的组循序地传递到I/O总线134。尽管阵列130通常是以逐行或逐页为基础进行读取，但可通过指定对应的列地址来读取一选定行或页的选定部分。
快闪存储器装置130还包含NMOS晶体管190，所述NMOS晶体管190的栅极经耦合以接收来自控制逻辑单元150的信号。当存储器装置100正忙于处理编程、擦除或读取命令时，控制逻辑单元150输出高信号以致使晶体管190输出低有效读取/忙信号R/B#。在其它时间，晶体管190断开以向存储器存取装置指示装置100能够接受并处理存储器命令。
在典型的MLC单元14中，单元14的经擦除状态被指派为11状态，最低电荷电平被指派为01状态，下一电荷电平被指派为10状态，且最高电荷电平被指派为00状态，如图2B所示。同样如上文所阐释，存储在每一快闪存储器单元14中的所述两个或两个以上位通常是作为相邻页数据中的对应位来处理的。具体来说，在存储于快闪存储器单元14中的位XY中，位Y是下页数据中的位，且位X是上页数据中的对应位。可编程每一单元的方式说明于图4A中，其中沿水平轴绘制单元14的浮动栅极上的电荷电平。在编程期间，用于整个下部页的位Y存储在高速缓冲存储器寄存器170中，且这些位接着用于对相应单元14编程，如图4A的上部中所示。如果用于下部页的位Y为1，那么单元14保持在其经擦除状态。如果用于下部页的位Y为0，那么单元14被编程到由X0标示识别的电荷电平。在一行中的单元14被编程有下页数据时，上部页的数据位X被被加载到高速缓冲存储器寄存器170中。这些上部页数据位X接着用于对所述行中先前编程有下部页数据位Y的快闪存储器单元14进行编程。具体来说，如果上部页数据位X是1且下部页数据位Y是1，那么单元14保持在其擦除状态。否则，将小量的电荷添加到单元14的浮动栅极，使得其电荷电平由标示01指示。如果下部页位是0，使得电荷增加到由X0表示的电平，那么当单元14被编程有上部页位时必须添加电荷。具体来说，如果上部页位是1，那么添加第一量的电荷以达到由10指示的电荷电平。如果上部页位是0，那么添加较大量的电荷以达到由00指示的电荷电平。或者，当单元14编程有下部页位0时，单元14可已编程到由10表示的电荷电平。在此情况下，上部页位1将允许电荷电平保持相同。然而，如果上部页位是0，那么仍将必须向单元14的浮动栅极添加电荷以使得其电荷电平由标示00指示。
如上文所提及，将快闪存储器单元编程到增加的电荷电平需要具有增加量值的编程电压。因此，对单元14进行编程所需的编程电压以增量方式从位状态01增加到位状态10增加到位状态00。因此，将快闪存储器单元14编程到位状态00与将单元编程到位状态10或01相比更可能引诱浮动栅极到浮动栅极耦合和编程干扰效应。此外，主要编程到位状态00的一行存储器单元与其中较少单元被编程到位状态00或甚至位状态10的一行存储器单元相比更可能引诱浮动栅极到浮动栅极耦合和编程干扰效应。
图2B中所示的所述组位状态指派并非可在多电平快闪存储器装置中使用的唯一组的位状态指派。事实上，存在可使用的总共24个不同组的位状态指派。举例来说，擦除状态可被指派有位状态01，且可分别将增加的电荷电平指派给位状态00、10和11。然而，无论如何指派位状态，仍将存在指派给最大电荷电平的一个位组。使用指派给此最高电荷电平的状态对存储器单元编程仍将倾向于在相邻的字线和存储器单元浮动栅极中引诱虚假信号。
根据本发明的一个实例，控制逻辑单元150(图3)经配置以使用图5所示的程序来最小化浮动栅极到浮动栅极耦合和编程干扰效应。在200处进入程序。当控制逻辑单元150正在对一行存储器单元编程时，控制逻辑单元150接收来自内部数据总线142的写入数据，且在步骤204处评估将存储在所述行中的数据以确定将被编程到每一位状态的单元的数目。内部数据总线142耦合到控制逻辑单元150正是出于此原因。控制逻辑随后在步骤208处基于此评估选择一组位状态指派。具体来说，控制逻辑单元150将擦除电荷电平指派给最大数目的单元14将被编程到的位状态，将最低电荷电平指派给第二大数目的单元14将被编程到的位状态，将下一电荷电平指派给第三大数目的单元14将被编程到的位状态，且将最高电荷电平指派给最小数目的单元14将编程到的位状态。所使用的所述组位状态因此是以逐行为基础选择的。针对每一行以此方式对快闪存储器单元14编程因此使较高量值的编程电压将被施加于对应字线的次数最小化。因此，使得对一行存储器单元的编程将引诱浮动栅极到浮动栅极耦合和编程干扰效应的可能性最小化。
在控制逻辑单元150在步骤208处已选择用于所述行的最佳位状态之后，其在步骤210处使用对应于选定组的位状态指派的位状态对所述行中的存储器单元进行编程。通过使用其中每一单元中存储两个位的实例，24组位状态指派中的一组将要求保留每一行中的3个存储器单元以用于存储选定组位状态指派的指示。过程随后在步骤214处退出。当然，可由其它构件存储指派给每一行的所述组位状态的指示，例如通过包含位状态指派寄存器(未图示)或用于存储此信息的其它构件。而且，在使用有限数目的位状态指派的情况下，可将旗标位指派给位状态指派，且旗标位经编程以指示用于每一行的位状态指派。
尽管可以与被编程到每一电荷电平的单元的数目相反的次序来选择一行中的存储器单元被编程到的所有位状态的电荷电平，但也可简单地重新指派有限数目的位状态。举例来说，如果一行中的最大数目的单元将被编程到位状态00，那么可使用图4B所示的位状态指派。在此位状态指派中，仅指派给两个最高电荷电平的位状态已被重新指派。具体来说，最大数目的单元被编程到的位状态00被从最高电荷电平重新指派给第二高电荷电平。位状态10随后被重新指派给最高电荷电平，同样如图4B所示。
图6中说明可如何指派一组位状态的简单实例，其中每一行含有三个快闪存储器单元。在此实例中，图2B中所示的将用于对每一行中的存储器单元进行编程的原始位状态连同根据本发明一个实例的将用于对每一行中的存储器单元进行编程的新位状态一起展示。如图6所示，将使用对应于最高电荷电平的位状态对页(即，行)1中的全部三个存储器单元进行编程。控制逻辑单元150因此将此位状态重新指派给第二电荷电平，但当然其可改为将此位状态重新指派给最低电荷电平或甚至擦除状态。在页2中，将使用对应于最高电荷电平的位状态对所述快闪存储器单元中的两者进行编程，且将使用对应于第二电荷电平的位状态对所述快闪存储器单元中的一者进行编程。控制逻辑单元150将指派给最高电荷电平的位状态重新指派给擦除状态，且使指派给第二电荷电平的位状态保持不变。最终，在页3中，将使用对应于擦除状态的位状态对所述快闪存储器单元中的一者进行编程，将使用对应于最高电荷电平的位状态对所述快闪存储器单元中的一者进行编程，且将使用对应于第二电荷电平的位状态对所述快闪存储器单元中的一者进行编程。控制逻辑单元150使指派给擦除状态的位状态保持不变，将指派给最高电荷电平的位状态重新指派给最低电荷电平，且将指派给最高电荷电平的位状态重新指派给最低电荷电平。
图7是包含具有易失性存储器510的处理器电路502的基于处理器的系统500的方框图。处理器电路502通过地址、数据和控制总线耦合到易失性存储器510以保证将数据写入到易失性存储器510和从易失性存储器510读取数据。处理器电路502包含用于执行各种处理功能的电路，例如执行特定软件以执行特定计算或任务。基于处理器的系统500还包含一个或一个以上输入装置504，其耦合到处理器电路502以允许操作者与基于处理器的系统500介接。输入装置504的实例包含小键盘、触摸屏以及滚轮。基于处理器的系统500还包含一个或一个以上输出装置506，其耦合到处理器电路502以向操作者提供输出信息。在一个实例中，输出装置506是向操作者提供视觉信息的视觉显示器。数据存储装置508也耦合到处理器电路502以存储即使在未给基于处理器的系统500或未给数据存储装置508供电时将要保持的数据。快闪存储器装置100或根据本发明某其它实例的快闪存储器装置可用于数据存储装置508。
尽管已参考所揭示的实施例描述了本发明，但所属领域的技术人员将认识到，在不脱离本发明的精神和范围的情况下可做出形式和细节上的改变。此些修改是所属领域的一般技术人员众所周知的。举例来说，尽管相对于多电平快闪存储器装置来描述实例，但其也可应用于单电平快闪存储器装置且可能应用于某些其它非易失性存储器装置。因此，本发明仅受到所附权利要求书的限制。

Claims (51)

1.一种对非易失性存储器装置进行编程的方法，所述非易失性存储器装置具有以行和列布置的非易失性存储器单元阵列，所述方法包括：
评估将被写入到一行的多个所述非易失性存储器单元的写入数据以确定将被编程到对应于所述写入数据的多个位状态中每一者的单元的数目；
基于所述评估选择多组位状态指派中的一组，所述选定组位状态指派中的所述位状态中的每一者对应于相应的编程电平；以及
使用所述选定组位状态指派对所述多个非易失性存储器单元进行编程。
2.根据权利要求1所述的方法，其中一行中的所述多个所述非易失性存储器单元包括所述行中的所有所述非易失性存储器单元。
3.根据权利要求1所述的方法，其中所述基于所述评估选择多组位状态指派中的一组的动作包括：选择一位状态指派，其中指派给所述选定组中每一位状态的所述编程电平与所述行中使用所述位状态编程的非易失性存储器单元的所述数目成反比例。
4.根据权利要求1所述的方法，其中所述基于所述评估选择多组位状态指派中的一组的动作包括：独立于为相邻行选择的所述组位状态指派而为每一行选择多组位状态指派中的一组。
5.根据权利要求1所述的方法，其中所述若干组位状态指派中的每一组包括四个位状态，所述四个位状态对应于由非易失性存储器单元存储的四个相应的编程电平。
6.根据权利要求1所述的方法，其进一步包括：存储为所述若干行非易失性存储器单元中的每一行选择的所述组位状态指派的指示。
7.根据权利要求6所述的方法，其中所述存储为所述若干行非易失性存储器单元中的每一行选择的所述组位状态指派的指示的动作包括：使用为每一行选择的所述组位状态指派的指示对所述行中的多个非易失性存储器单元进行编程。
8.根据权利要求1所述的方法，其中所述非易失性存储器装置包括快闪存储器装置，所述快闪存储器装置具有以行和列布置的快闪存储器单元阵列。
9.根据权利要求8所述的方法，其中所述快闪存储器装置包括多电平快闪存储器装置，其中所述阵列中的每一快闪存储器单元可被编程到对应于存储在所述单元中的相应位状态的两个以上不同电荷电平。
10.一种在非易失性存储器装置中对每一行中的存储器单元进行编程的方法，在所述非易失性存储器装置中，使用对应于由所述非易失性存储器单元存储的相应编程电平的位状态来编程每一行中的所述非易失性存储器单元，所述方法包括使用一组位状态指派对每一行中的所述存储器单元进行编程，其导致使用较低编程电平对较大数目的单元进行编程且使用较高编程电平对较小数目的单元进行编程。
11.根据权利要求10所述的方法，其进一步包括：存储用于对所述若干行中每一行中的所述非易失性存储器单元进行编程的所述组位状态指派的指示。
12.根据权利要求11所述的方法，其中所述存储用于对所述若干行中每一行中的所述非易失性存储器单元进行编程的所述组位状态指派的指示的动作包括：使用为每一行选择的所述组位状态指派的指示对所述行中的多个非易失性存储器单元进行编程。
13.根据权利要求10所述的方法，其中指派给用于对每一行中的所述存储器单元进行编程的所述位状态指派中的每一位状态的所述编程电平与所述行中使用所述位状态指派中的所述位状态的每一者编程的非易失性存储器单元的所述数目成反比例。
14.根据权利要求10所述的方法，其中独立于对其它行中的所述非易失性存储器单元的编程而使用一组位状态指派对每一行中的所述非易失性存储器单元进行编程。
15.根据权利要求10所述的方法，其中所述若干组位状态指派中的每一组包括四个位状态，所述四个位状态对应于由非易失性存储器单元存储的四个相应的编程电平。
16.根据权利要求10所述的方法，其中所述非易失性存储器装置包括快闪存储器装置，所述快闪存储器装置具有以行和列布置的快闪存储器单元阵列。
17.根据权利要求16所述的方法，其中所述快闪存储器装置包括多电平快闪存储器装置，其中所述阵列中的每一快闪存储器单元可被编程到对应于存储在所述单元中的相应位状态的两个以上不同电荷电平。
18.一种非易失性存储器装置，其包括：
信号总线；
总线接口，其可操作以从所述信号总线接收指示存储器命令和存储器地址的信号，所述总线接口进一步可操作以从所述信号总线接收对应于写入数据的信号且向所述信号总线输出指示读取数据的信号；
以行和列布置的非易失性存储器单元阵列，所述阵列中的所述非易失性存储器单元可被编程到对应于不同的相应位状态的至少两个编程电平；以及
控制逻辑单元，其耦合到所述总线接口和所述非易失性存储器单元阵列，所述控制逻辑可操作以在所述阵列中对应于一存储器地址的位置处在所述阵列中实行对应于一存储器命令的操作，所述控制逻辑单元进一步可操作以：
评估将被写入到一行的多个所述非易失性存储器单元的写入数据，以确定将被编程到对应于所述写入数据的多个位状态中每一者的单元的数目；
基于所述评估选择多组位状态指派中的一组，所述选定组位状态指派中的所述位状态中的每一者对应于由非易失性存储器单元存储的相应编程电平；以及
使用所述选定组位状态指派对所述多个非易失性存储器单元进行编程。
19.根据权利要求18所述的非易失性存储器装置，其中所述控制逻辑单元可操作以选择多组位状态指派中的一组，以使得指派给所述选定组中每一位状态的所述编程电平与所述行中使用所述位状态编程的非易失性存储器单元的所述数目成反比例。
20.根据权利要求18所述的非易失性存储器装置，其中所述控制逻辑单元可操作以独立于为相邻行选择的所述组位状态指派而为每一行选择多组位状态指派中的一组。
21.根据权利要求18所述的非易失性存储器装置，其中所述若干组位状态指派中的每一组包括四个位状态，所述四个位状态对应于可由非易失性存储器单元存储的四个相应的编程电平。
22.根据权利要求18所述的非易失性存储器装置，其中所述控制逻辑单元进一步可操作以存储为所述若干行非易失性存储器单元中的每一行选择的所述组位状态指派的指示。
23.根据权利要求22所述的非易失性存储器装置，其中所述控制逻辑单元进一步可操作以使用为每一行选择的所述组位状态指派的所述指示对所述行中的多个非易失性存储器单元进行编程。
24.根据权利要求18所述的非易失性存储器装置，其中所述阵列的所述若干行中每一行中的所述非易失性存储器单元的每一者存储相应的上页数据和下页数据的对应位。
25.根据权利要求18所述的非易失性存储器装置，其中所述非易失性存储器装置包括快闪存储器装置，所述快闪存储器装置具有以行和列布置的快闪存储器单元阵列。
26.根据权利要求18所述的非易失性存储器装置，其中所述快闪存储器装置包括多电平快闪存储器装置，其中所述阵列中的每一快闪存储器单元可被编程到对应于存储在所述单元中的相应位状态的两个以上不同电荷电平。
27.一种非易失性存储器装置，其包括：
信号总线；
总线接口，其可操作以从所述信号总线接收指示存储器命令和存储器地址的信号，所述总线接口进一步可操作以从所述信号总线接收对应于写入数据的信号且向所述信号总线输出指示读取数据的信号；
以行和列布置的非易失性存储器单元阵列，所述阵列中的所述非易失性存储器单元可被编程到对应于不同的相应位状态的至少两个编程电平；以及
控制逻辑单元，其耦合到所述总线接口和所述非易失性存储器单元阵列，所述控制逻辑可操作以在所述阵列中对应于一存储器地址的位置处在所述阵列中实行对应于一存储器命令的操作，所述控制逻辑单元进一步可操作以使用一组位状态指派对每一行中的所述存储器单元进行编程，其导致使用较低编程电平对较大数目的单元进行编程且使用较高编程电平对较小数目的单元进行编程。
28.根据权利要求27所述的非易失性存储器装置，其中所述控制逻辑单元进一步可操作以存储为所述若干行非易失性存储器单元中的每一行选择的所述组位状态指派的指示。
29.根据权利要求28所述的非易失性存储器装置，其中所述控制逻辑单元进一步可操作以使用为每一行选择的所述组位状态指派的所述指示对所述行中的多个非易失性存储器单元进行编程。
30.根据权利要求27所述的非易失性存储器装置，其中所述控制逻辑单元可操作以使用具有相应量值的编程电平对每一行中的所述存储器单元进行编程，所述编程电平与所述行中使用一相应组位状态指派中的所述位状态的每一者编程的非易失性存储器单元的数目成反比例。
31.根据权利要求27所述的非易失性存储器装置，其中所述控制逻辑单元可操作以独立于用于对其它行中的所述非易失性存储器单元进行编程的所述组位状态指派而使用一相应组位状态指派对每一行中的所述非易失性存储器单元进行编程。
32.根据权利要求27所述的非易失性存储器装置，其中用于对每一行中的所述存储器单元进行编程的所述组位状态指派包括四个位状态，所述四个位状态对应于可由非易失性存储器单元存储的四个相应的编程电平。
33.根据权利要求27所述的非易失性存储器装置，其中所述非易失性存储器装置包括快闪存储器装置，所述快闪存储器装置具有以行和列布置的快闪存储器单元阵列。
34.根据权利要求33所述的非易失性存储器装置，其中所述快闪存储器装置包括多电平快闪存储器装置，其中所述阵列中的每一快闪存储器单元可被编程到对应于存储在所述单元中的相应位状态的两个以上不同电荷电平。
35.一种基于处理器的系统，其包括：
处理器，其可操作以处理数据并提供存储器命令和地址；
输入装置，其耦合到所述处理器；
输出装置，其耦合到所述处理器；以及
非易失性存储器装置，其包括：
信号总线，其耦合到所述处理器；
总线接口，其可操作以通过所述信号总线从所述处理器接收指示存储器命令和存储器地址的信号，所述总线接口进一步可操作以通过所述信号总线从所述处理器接收对应于写入数据的信号且通过所述信号总线向所述处理器输出指示读取数据的信号；
以行和列布置的非易失性存储器单元阵列，所述阵列中的所述非易失性存储器单元可被编程到对应于不同的相应位状态的至少两个编程电平；以及
控制逻辑单元，其耦合到所述总线接口和所述非易失性存储器单元阵列，所述控制逻辑可操作以在所述阵列中对应于一存储器地址的位置处在所述阵列中实行对应于一存储器命令的操作，所述控制逻辑单元进一步可操作以：
评估将被写入到一行的多个所述非易失性存储器单元的写入数据，以确定将被编程到对应于所述写入数据的多个位状态中每一者的单元的数目；
基于所述评估选择多组位状态指派中的一组，所述选定组位状态指派中的所述位状态中的每一者对应于可由非易失性存储器单元存储的相应编程电平；以及
使用所述选定组位状态指派对所述多个非易失性存储器单元进行编程。
36.根据权利要求35所述的基于处理器的系统，其中所述控制逻辑单元可操作以选择多组位状态指派中的一组，以使得指派给所述选定组中每一位状态的所述编程电平与所述行中使用所述位状态编程的非易失性存储器单元的所述数目成反比例。
37.根据权利要求35所述的基于处理器的系统，其中所述控制逻辑单元可操作以独立于为相邻行选择的所述组位状态指派而为每一行选择多组位状态指派中的一组。
38.根据权利要求35所述的基于处理器的系统，其中所述若干组位状态指派中的每一组包括四个位状态，所述四个位状态对应于可由非易失性存储器单元存储的四个编程电平。
39.根据权利要求35所述的基于处理器的系统，其中所述控制逻辑单元进一步可操作以存储为所述若干行非易失性存储器单元中的每一行选择的所述组位状态指派的指示。
40.根据权利要求39所述的基于处理器的系统，其中所述控制逻辑单元进一步可操作以使用为每一行选择的所述组位状态指派的所述指示对所述行中的多个非易失性存储器单元进行编程。
41.根据权利要求35所述的基于处理器的系统，其中所述阵列的所述若干行中每一行中的所述非易失性存储器单元的每一者存储相应的上页数据和下页数据的对应位。
42.根据权利要求35所述的基于处理器的系统，其中所述非易失性存储器装置包括快闪存储器装置，所述快闪存储器装置具有以行和列布置的快闪存储器单元阵列。
43.根据权利要求42所述的基于处理器的系统，其中所述快闪存储器装置包括多电平快闪存储器装置，其中所述阵列中的每一快闪存储器单元可被编程到对应于存储在所述单元中的相应位状态的两个以上不同电荷电平。
44.一种基于处理器的系统，其包括：
处理器，其可操作以处理数据并提供存储器命令和地址；
输入装置，其耦合到所述处理器；
输出装置，其耦合到所述处理器；以及
非易失性存储器装置，其包括：
信号总线，其耦合到所述处理器；
总线接口，其可操作以通过所述信号总线从所述处理器接收指示存储器命令和存储器地址的信号，所述总线接口进一步可操作以通过所述信号总线从所述处理器接收对应于写入数据的信号且通过所述信号总线向所述处理器输出指示读取数据的信号；
以行和列布置的非易失性存储器单元阵列，所述阵列中的所述非易失性存储器单元可被编程到对应于不同的相应位状态的至少两个编程电平；以及
控制逻辑单元，其耦合到所述总线接口和所述非易失性存储器单元阵列，所述控制逻辑可操作以在所述阵列中对应于一存储器地址的位置处在所述阵列中实行对应于一存储器命令的操作，所述控制逻辑单元进一步可操作以使用一组位状态指派对每一行中的所述存储器单元进行编程，其导致使用较低编程电平对较大数目的单元进行编程且使用较高编程电平对较小数目的单元进行编程。
45.根据权利要求44所述的基于处理器的系统，其中所述控制逻辑单元进一步可操作以存储为所述若干行非易失性存储器单元中的每一行选择的所述组位状态指派的指示。
46.根据权利要求44所述的基于处理器的系统，其中所述控制逻辑单元进一步可操作以使用为每一行选择的所述组位状态指派的所述指示对所述行中的多个非易失性存储器单元进行编程。
47.根据权利要求44所述的基于处理器的系统，其中所述控制逻辑单元可操作以使用具有相应量值的编程电平对每一行中的所述存储器单元进行编程，所述编程电平与所述行中使用一相应组位状态指派中的所述位状态的每一者编程的非易失性存储器单元的所述数目成反比例。
48.根据权利要求44所述的基于处理器的系统，其中所述控制逻辑单元可操作以独立于用于对其它行中的所述非易失性存储器单元进行编程的所述组位状态指派而使用一相应组位状态指派对每一行中的所述非易失性存储器单元进行编程。
49.根据权利要求44所述的基于处理器的系统，其中用于对每一行中的所述存储器单元进行编程的所述组位状态指派包括四个位状态，所述四个位状态对应于可由非易失性存储器单元存储的四个相应的编程电平。
50.根据权利要求44所述的基于处理器的系统，其中所述非易失性存储器装置包括快闪存储器装置，所述快闪存储器装置具有以行和列布置的快闪存储器单元阵列。
51.根据权利要求50所述的基于处理器的系统，其中所述快闪存储器装置包括多电平快闪存储器装置，其中所述阵列中的每一快闪存储器单元可被编程到对应于存储在所述单元中的相应位状态的两个以上不同电荷电平。
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