CN101425115B

CN101425115B - 高速时钟检测电路

Info

Publication number: CN101425115B
Application number: CN2008102108231A
Authority: CN
Inventors: 山田健太
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2007-10-31
Filing date: 2008-08-20
Publication date: 2012-11-28
Anticipated expiration: 2028-08-20
Also published as: KR20090044995A; US7714619B2; KR101440403B1; US20090108878A1; CN101425115A; JP4388571B2; JP2009111824A

Abstract

本发明提供能以任意周期为阈值来检测高速时钟信号的高速时钟检测电路。本发明的高速时钟检测电路，包括：延迟电路，其设定了与该异常高速状态对应的时钟周期以上的延迟时间；第1触发电路，其按照该时钟信号进行延迟触发动作，并反转反馈输入自身的输出信号；第2触发电路，其按照该时钟信号进行延迟触发动作，并通过该延迟电路反转反馈输入自身的输出信号；以及检测结果输出电路，其检测该第1触发电路的输出信号和该第2触发电路的输出信号之间的差分，并根据该差分的发生，向该功能电路提供表示该异常周期状态的高速时钟检测信号。

Description

高速时钟检测电路

技术领域

本发明涉及一种高速时钟检测电路，其被设置于按照时钟频率进行动作的LSI等电路装置，检测使时钟频率变高速的异常。

背景技术

在金融系统所使用的结算终端等装置中要求高安全性。使用于这样的装置中的LSI，由于来自企业内部和外部的攻击，处于被非法更改数据或者被盗取数据的入侵(hacking)危险中。针对LSI的攻击有各种方法，不过，作为方法之一，有故意加速LSI的外部时钟，使设置在该LSI中的CPU产生误动作的攻击。因此，针对这样的攻击，为了使LSI不发生误动作，要求有检测规定频率以外的时钟频率的时钟检测电路。

图1表示以往的时钟检测电路例的概要。在该例中，为了做到很难被从外部攻击，利用环形振荡器(ring oscillator)生成基准时钟。分别在利用该基准时钟进行计数动作的计数器A、和利用CPU时钟进行计数动作的计数器B中进行递增计数，使用计数器的溢出(overflow)信号和计数值来监视与基准时钟的比率，检测出CPU时钟的频率是否为高速时钟的高频。

不过，在图1所示的例中，在检测高速时钟时，由于以计数器发生溢出之前的一定间隔来进行监视和检测，所以，不能检测到暂时性的高速时钟，例如不能检测到几个脉冲～几百个脉冲数量的高速时钟的攻击。

专利文献1，公开有能通过检测时钟信号的周期超过限制值来防止误动作的半导体试验装置。因此，为了防止入侵人们考虑通过将这样的时钟检测电路组装到LSI中，来检测暂时性的高速时钟的攻击。

专利文献1：日本特开平7-151839号公报

但是，在专利文献1所公开的技术中，存在要检测的时钟信号的周期受到限制的问题。专利文献1所公开的技术，构成为，通过直接对具有成为基准的规定的脉冲宽度并且只延迟了时钟信号的脉冲宽度程度的延迟信号的波形和时钟信号的波形取逻辑与来产生检测信号，将时钟信号的脉冲宽度作为固定值处理。即，没有假定时钟信号的周期发生变动并且脉冲宽度也发生变动的情况下，例如占空比固定，脉冲宽度随时钟的高速化而减小的情况。例如，若将脉冲宽度设定为15nsec，则15nsec以下的脉冲周期就会全部被检测为异常。

发明内容

本发明就是鉴于以上问题而完成的，其目的在于提供一种能够以任意的周期为阈值来检测高速时钟信号的高速时钟检测电路。

本发明的高速时钟检测电路，其特征在于，是从按照时钟信号进行动作的功能电路中取入该时钟信号，并检测其异常高速状态的高速时钟检测电路，包括：延迟电路，其设定了与该异常高速状态对应的周期以上的延迟时间；第1触发电路(flip-flop)，其按照该时钟信号进行延迟触发动作，并反转反馈输入自身的输出信号；第2触发电路，其按照该时钟信号进行延迟触发动作，并通过该延迟电路反转反馈输入自身的输出信号；以及检测结果输出电路，其检测该第1触发电路的输出信号和该第2触发电路的输出信号之间的差分，并根据该差分的产生向该功能电路提供表示该异常高速状态的高速时钟检测信号。

根据本发明的高速时钟检测电路，不管脉冲宽度如何，能以任意的周期为阈值来检测高速时钟。

附图说明

图1是表示以往的高速时钟检测电路的概要的概要图。

图2表示本发明的第1实施例，是表示高速时钟检测电路的构成的框图。

图3是表示将本发明的高速时钟检测电路应用到计算机系统时的例的框图。

图4是表示实第1实施例中的高速时钟检测电路的动作时刻的时间图。

图5是表示本发明的第2实施例，表示高速时钟检测电路的构成的框图。

图6是表示第2实施例中的高速时钟检测电路的动作时刻的时间图。

图7是表示本发明的第3实施例，表示高速时钟检测电路的构成的框图。

符号说明

10：检测结果输出电路部；11、21、31：触发电路；12：异或电路；13：逻辑或电路；20：普通环路返回电路部；22、32：反转电路；30：延迟环路返回电路部；33：延迟电路；41：计数阈值设定寄存器；42：总线接口；100：高速时钟检测电路；200：CPU；300：控制电路；400：总线；500：存储器；600：外围电路。

具体实施方式

参照附图详细说明本发明的实施例。

(第1实施例)

图2表示本发明的第1实施例，表示高速时钟检测电路的构成。高速时钟检测电路100大致分为3个电路部，由普通环路返回电路部20、延迟环路返回电路部30、以及检测结果输出电路部10构成。

普通环路返回电路部20，包括D(延迟)型触发电路21和反转电路22，通过反转电路22反转触发电路21的输出信号(F/F-1值)，将所得到的反转信号简单地环路返回，作为普通环路返回信号反馈输入给触发电路21。另外，向触发电路21的时钟端子提供从外部输入的CPU时钟信号。

延迟环路返回电路部30，包括D(延迟)型触发电路31和反转电路32和延迟电路33，通过反转电路32反转触发电路31的输出信号(F/F-2值)，并在利用延迟电路33对所得到的反转信号进行延迟的基础上环路返回，作为延迟环路返回信号反馈输入给触发电路31。另外，向触发电路31的时钟端子提供从外部输入的CPU时钟信号。

延迟电路33由缓存器等延迟元件实现。延迟电路33的延迟量T_D可以根据延迟元件的构成如何来任意地设定，提供被视为高速的异常动作频率的阈值。通常将延迟量T_D设定为稍大于相当于CPU的最大动作频率的周期T_C的延迟量。例如，设CPU的最大动作频率为50MHz时，与此相当的周期T_C为20nsec。因此，若确保相对于最大动作频率的余量(margin)而将异常动作频率设为48MHz，则，延迟电路33的延迟量T_D被设定为21nsec的延迟量。当然，由于也可以考虑容许异常动作频率和最大动作频率相同、或者稍快于最大动作频率的频率，所经，延迟量T_D可以设定为低于最大动作频率的周期T_C，也可以设定为相同，还可以设定为比其高。此外，也可以根据与CPU的最大动作频率没有直接关系的任意基准决定异常动作频率，并设定延迟量T_D。

检测结果输出电路部10，包括D型触发电路11、异或电路12和逻辑或电路13。异或电路12向逻辑或电路13的一方输入来自普通环路返回电路部20的反转信号和来自延迟环路返回电路30的反转信号的异或值(EX-OR值)。逻辑或电路13的输出信号被输入触发电路11。触发电路11的输出信号作为高速时钟检测信号输出，并且，输入到逻辑或电路13的另一方。既可以向触发电路11的时钟端子上提供从外部输入的CPU时钟信号，也可以是由控制电路提供的其他控制时钟信号。

图3表示将本发明的高速时钟检测电路应用到计算机系统中时的例子。在这里，计算机系统，作为起到所希望的功能的功能电路，由CPU200、存储器500、功能模块和输入输出模块等外围电路600、以及控制电路300构成。这些部分通过总线400而相互连接。控制电路300，例如利用内部的环形振荡器时钟等，以和CPU时钟信号不同的时钟进行动作，并基于外部输入时钟生成CPU时钟信号，向CPU200提供该CPU时钟信号，并且进行电源的接通/断开控制。高速时钟检测电路100，取入该CPU时钟信号，并且，根据高速时钟的检测，向控制电路300提供高速时钟检测信号。由于基于外部输入的时钟生成CPU时钟信号，所以有可能因为外部的非法动作或异常动作而脱离正常的频率范围，变成异常的频率。

图4表示第1实施例中的高速时钟检测电路的动作的时刻。参照本图，以横轴为时间轴，分别显示了CPU时钟信号、普通环路返回信号、普通环路返回电路中的F/F-1值、延迟环路返回信号、延迟环路返回电路中的F/F-2值、异或电路中的EX-OR值、以及高速时钟检测信号(F/F-3值)。在该横轴上，以T_C表示CPU时钟信号的周期，并且，以t1～tn(n为正数)表示该时钟时刻。

在时刻t1～t13的期间内，普通环路返回信号和F/F-1值，根据CPU时钟信号的时钟，呈相互交替反转的脉冲波形。例如，在时刻t2处，与延迟环路返回信号的值从“0”变成“1”相反，F/F-1值从“1”变成“0”。

另一方面，延迟环路返回信号，和普通环路返回信号相比，呈延迟了基于延迟电路的延迟时间T_D的脉冲波形。不过，延迟时间T_D仅限于比CPU时钟信号的周期T_C短，延迟环路返回信号的下降沿先于CPU时钟信号的下一时钟脉冲的上升沿产生。例如，在时刻t2，延迟环路返回信号的值已经是“0”。由此，根据时刻t2的时钟脉冲的上升沿，延迟环路返回电路中的触发电路的输出信号的F/F-2值由“1”变为“0”。

在该时刻，由于F/F-1值和F/F-2值都为“0”，它们的反转信号的值都为“1”而没有差分，所以异或电路的输出信号EX-OR为“0”。在时刻t3，根据CPU时钟信号的时钟脉冲，由检测结果输出电路部中的触发电路保持EX-OR值“0”，并输出高速时钟检测信号(F/F-3值)“0”。这表示CPU时钟信号正常。

在时刻t4的起始处产生来自外部的攻击，CPU时钟信号的周期T_C变得比以前短，设小于延迟时间T_D。在这种情况下，普通环路返回信号和F/F-1值，根据周期已变短的CPU时钟信号的时钟，呈和以前同样相互交替反转的脉冲波形。例如，在时刻t5处，F/F-1值由“1”变成“0”。

但是，若观察延迟环路返回信号，则，由于延迟时间T_D比CPU时钟信号的周期T_C还长，所以，延迟环路返回信号的下降沿，比CPU时钟信号的下一时钟脉冲的上升沿还落后。例如，在时刻t5处，延迟环路返回信号的值仍然为“1”。由此，根据时刻t5的时钟脉冲的上升沿，延迟环路返回电路中的触发电路的输出信号的F/F-2的值为“1”不变。

在该时刻，由于与F/F-1的值为“0”相反F/F-2值为“1”，它们的反转信号的值互不相同并产生差分，所以，异或电路的输出信号EX-OR变成“1”。在时刻t6，根据CPU时钟信号的信号脉冲，由检测结果输出电路部中的触发电路保持EX-OR值“1”，输出高速时钟检测信号(F/F-3值)“1”。这表示CPU时钟信号异常。

在时刻t11以后，来自外部的攻击结束，虽然CPU时钟信号的周期T_C恢复原值了，但是，此后，高速时钟检测信号(F/F-3值)仍然输出“1”。控制电路能够根据表示异常的高速时钟检测信号，进行停止CPU的时钟和电源等的处置。

在以上的第1实施例中，高速时钟检测电路100，在输入了高速时钟的情况下，不用对时钟进行计数就能立即检测到输入了高速时钟的情况。因此，即使针对较少脉冲的高速时钟的攻击，也能对此进行检测。另外，由于不需要环形振荡器和计数电路，而只由3个触发电路和几个逻辑门构成，所以不会增大LSI的芯片面积，并且还能降低LSI的芯片成本。

用于判定是高速时钟的阈值，可以根据延迟电路中的延迟量进行设定。该延迟量，只要提供和高速时钟频率对应的周期即可，而不需要特别地顾虑该高速时钟的脉冲宽度。另外，没有必要为了根据该延迟量精确地判定正常和异常的边界，而过多地考虑用于检测误差的余量。

(实施例2)

图5表示本发明的第2实施例，表示高速时钟检测电路的构成。高速时钟检测电路100由普通环路返回电路部20、延迟环路返回电路部30和检测结果输出电路部10构成。第2实施例中的普通环路返回电路部20和延迟环路返回电路部30，具有和第1实施例中相同的构成。

在第2实施例中，检测结果输出电路部10的构成和第1实施例的情况不同。检测结果输出电路部10，包括异或电路12、可由多个触发电路实现的计数器14。异或电路12向计数器14输入来自普通环路返回电路部20的反转信号与来自延迟环路返回电路30的反转信号的异或值(EX-OR值)。计数器14与CPU时钟信号同步，对异或值(EX-OR值)为“1”的状态进行计数，并在该计数值超过计数阈值时，开始输出高速时钟检测信号。该计数阈值被预先调整为适当的值。由此，可以避免因噪声等引起的高速时钟误检测。

图6表示第2实施例中的高速时钟检测电路的动作时刻。作为前提，将上述的计数阈值设为3。到时刻t1～t5之前的动作和第1实施例相同。即，在时刻t5以前，由于异或电路的EX-OR值被维持为“0”，所以计数器值为“0”不变。

在时刻t5，由于检测到了高速时钟，所以异或电路的输出信号EX-OR值变为“1”。而且，在时刻t6，根据CPU时钟信号的时钟脉冲，计数器取入该EX-OR值“1”，并置计数值为1。接下来，在时刻t7，取入一直被维持的EX-OR值“1”，并置计数值为2。

在时刻t10，由于计数值达到了计数阈值“3”，所以，高速时钟检测信号变为“1”，之后由计数器保持。

在以上的第2实施例中，避免了噪声引起的高速时钟误检测。在第1实施例中，有可能在外部输入时钟由于噪声等而瞬间变为输入了高速时钟的状态时发生误检测。但是，在第2实施例中，由于仅当利用检测结果输出电路部进行了一定次数递增计数时才输出高速时钟检测信号，所以，即使当在外部输入时钟瞬间加上了噪声的情况下等，也能够无错误地进行高速时钟检测。

(实施例3)

图7表示本发明的第3实施例，表示高速时钟检测电路的构成。高速时钟检测电路100，由普通环路返回电路部20、延迟环路返回电路部30和检测结果输出电路部10构成，并且还包括计数阈值设定寄存器41和总线接口42。第3实施例中的普通环路返回电路部20和延迟环路返回电路部30，具有和第1及第2实施例中相同的构成。

第3实施例中的检测结果输出电路部10，除了具有第2实施例中的构成以外，还具有参照计数阈值设定寄存器41来变更计数阈值的功能。经由总线接口42，通过执行控制电路(参照图2)中的软件来设定计数阈值设定寄存器41的内容。计数器14，根据由计数阈值设定寄存器41所设定的计数阈值，和第2实施例的情况相同地，输出高速时钟检测信号。

在以上的第3实施例中，设为可以由软件来变更计数阈值。在第2实施例中，为了不因噪声等而进行误检测，设有计数器，但是，不容易调整为最适当的计数阈值，以兼顾噪声的影响程度和确保安全。但是，在第3实施例中，通过设置成可以由软件来变更计数阈值，所以，可以灵活地进行最适当的计数阈值的调整。

(产业上的可利用性)

本发明的高速时钟检测电路，不仅可以搭载到如结算终端那样要求安全性的装置所使用的LSI中，也可以搭载到可设想来自外部的入侵行为的各种各样的LSI中。

Claims

1.一种高速时钟检测电路，其特征在于，从按照时钟信号进行动作的功能电路中取入上述时钟信号，并检测其异常高速状态，

包括：

延迟电路，其设定了与上述异常高速状态对应的时钟周期以上的延迟时间；

第1触发电路，其按照上述时钟信号进行延迟触发动作，并使自身的输出信号反转且反馈输入到该第1触发电路；

第2触发电路，其按照上述时钟信号进行延迟触发动作，并使自身的输出信号反转后，通过上述延迟电路延迟，使反转延迟后的输入信号反馈输入到该第2触发电路；以及

检测结果输出电路，其检测上述第1触发电路的输出信号的反转后信号和上述第2触发电路的输出信号的反转后信号之间的差分，并根据上述差分的产生，向上述功能电路提供表示上述异常高速状态的高速时钟检测信号，

上述检测结果输出电路，对上述差分的发生进行计数，当其计数值达到了规定阈值时输出上述高速时钟检测信号。

2.根据权利要求1所述的高速时钟检测电路，其特征在于，

上述检测结果输出电路，包括用于设定上述规定阈值的计数阈值设定寄存器，还包括由上述功能电路自由变更上述计数阈值设定寄存器的内容的单元。