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CN101405815B - 具有在用于缺陷位置的数据锁存器中缓冲的冗余数据的非易失性存储器及方法 - Google Patents

具有在用于缺陷位置的数据锁存器中缓冲的冗余数据的非易失性存储器及方法 Download PDF

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CN101405815B CN200780010178.2A CN200780010178A CN101405815B CN 101405815 B CN101405815 B CN 101405815B CN 200780010178 A CN200780010178 A CN 200780010178A CN 101405815 B CN101405815 B CN 101405815B
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曹寿彰
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Abstract

一种存储器在其用户部分中具有缺陷位置，所述缺陷位置可由冗余部分中的冗余位置替换。所述用户部分及冗余部分中的数据锁存器允许通过数据总线交换从存储器感应的数据或写入到存储器的数据。缺陷位置锁存冗余方案采用包含用于使缺陷列仍可使用的数据锁存器的列电路。使用用于缺陷列的数据锁存器来缓冲对应的冗余数据，所述对应的冗余数据一般可从其在所述冗余部分中的数据锁存器获得。以此方式，可从所述用户数据锁存器获得所述用户数据和冗余数据两者，且简化了将数据流式传入到数据总线或从数据总线流式传出，并改善了性能。

Description

具有在用于缺陷位置的数据锁存器中缓冲的冗余数据的非易失性存储器及方法
技术领域
本发明大体上涉及非易失性半导体存储器，比如电可擦除可编程只读存储器(EEPROM)和快闪EEPROM，且特别是实施列冗余特征的非易失性半导体存储器。 
背景技术
能够以非易失性方式存储电荷的固态存储器(特别是封装成小型因数卡的EEPROM和快闪EEPROM形式)近来已成为各种移动和手持装置中的优选存储装置，特别是信息设备及消费型电子产品。不同于同样是固态存储器的RAM(随机存取存储器)，快闪存储器是非易失性的，且即使在电力断开后仍保持其存储的数据。虽然与磁盘存储装置相比成本较高，但快闪存储器正逐渐用于大容量存储应用。基于比如硬驱动器及软盘的旋转磁性媒体的常规大容量存储装置不适合移动和手持环境。这是因为，盘驱动器往往较笨重，容易出现机械故障，并且具有高等待时间和高电力要求。这些不合意的属性使得基于盘的存储装置在大多移动和便携应用中不现实。另一方面，嵌入式和可移除卡形式的两种快闪存储器都理想地适合于移动和手持环境，因为其具有尺寸小、电力消耗低、速度快和可靠性高的特征。 
存储器装置通常包括一个或一个以上可安装在卡上的存储器芯片。每个存储器芯片包括由比如解码器和擦除、写入和读取电路等外围电路支持的存储器单元阵列。更加复杂的存储器装置还具有执行智能且较高水平的存储器操作及介接的控制器。有许多如今正在使用的畅销的非易失性固态存储器装置。这些存储器装置可采用不同类型的存储器单元，每个类型具有一个或一个以上电荷存储元件。EEPROM的实例及其制造方法在第5,595,924号美国专利中给出。快闪EEPROM、其在存储器系统中的使用及其制造方法在第5,070，032、5,095,344、5,315,541、5,343,063、5,661,053、5,313,421和6,222,762号美国专利中给出。具有NAND单元结构的存储器装置的实例在第5,570,315、5,903,495和6,046,935号美国专利中描述。具有用于存储电荷的介电层的存储器装置的实例已在以下中描述：艾坦等人的“NROM：新颖的局部捕获，2位非易失性存储器单元”(“NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell，”IEEE电子装置通讯，2000 年11月，第21卷，第11期，第543—545页)以及第5,768,192和6,011,725号美国专利。 
存储器装置通常被组织成排列成行和列且可由字线和位线来寻址的存储器单元二维阵列。阵列可根据NOR类型或NAND类型结构形成。NOR类型存储器的实例在第5,172,338和5,418,752号美国专利中揭示。NAND结构阵列的实例及其作为存储器系统的一部分的操作见第5,570,315、5,774,397和6,046,935号美国专利。 
存储器将常常具有缺陷部分，其可能源于制造过程或在装置操作期间出现。确切地说，为了使制造合格率最大化，校正在制造时发现的缺陷，以便挽救原本会带有缺陷的产品。存在多种用于管理这些缺陷的技术，其中包含对存储器的若干部分的错误校正编码或重映射，比如在第5,602,987、5,315,541、5,200,959、5,428,621号美国专利和US2005/0141387等中描述的。这些公开案的揭示内容特此以引用的形式并入本文中。 
在制造之后，在发货之前测试存储器芯片。如果发现缺陷，则可通过用冗余部分替代存储器的缺陷部分来挽救芯片。存储器中常见类型的缺陷是起因于阵列的列中的问题。举例来说，在快闪存储器中，列缺陷可能是起因于存储器单元区域中的任何一个以下错误：位线到位线的短路；位线短路到其它信号；位线断开；不编程或编程过慢的坏单元；及/或坏的数据锁存器。 
常规列冗余方案替换整个列，包含列内的位线、读出放大器和数据锁存器。冗余方案还具有高速匹配电路以及单独的存取信号，所述单独的存取信号在遇到坏列时被启用。 
一种管理存储器芯片自身上的缺陷列的现有技术系统使用二进制解码方案来管理对坏列的替换。首先将来自主机的地址锁存到寄存器中，并用10位加法器将列地址递增，以便管理从0到540字节的列。接着，将列地址(10位)预解码成15到20个线，所述线贯穿列解码器区域。从这15到20个线中选出三个信号，以便形成列选择。通过将传入的列地址与坏列地址的列表比较来管理此二进制解码系统中的坏列。如果发现匹配，则将传入的列地址重指派给另一好的列地址。如果传入地址不与坏列地址匹配，则不改变传入的列地址。二进制列选择方案在定位随机列地址方面具有高度灵活性。然而，其具有以下不足：其相对较慢，因为必须有多个逻辑级来替换缺陷列，且这使得二进制解码方案的运行速度难以远高于20MHz数据输入或输出速率。 
此外，在具有由来自阵列的顶部和底部两者的读出放大器组服务的结构的存储器阵列的情况下，缺陷列可能因冗余列相对于每组读出放大器的位置而不被有效重映射。 
因此，一般需要具有改进的性能的高性能、高容量非易失性存储器。确切地说，需 要具有改进的性能和效率的缺陷管理。 
发明内容
在缺陷列的数据锁存器中缓冲的冗余数据
根据本发明另一方面，一种缺陷列锁存冗余方案将用于缺陷存储器位置的冗余或替代数据从冗余数据锁存器重定位到更容易存取的位置，比如对应缺陷列的数据锁存器。此方案是依据这一事实：缺陷列通常由位线而不是相关联的列电路中的问题引起。因此，举例来说，虽然位线可被短路并变得不可用，但其相关联的数据锁存器和列解码器可能仍可操作。本发明认识到，当无法经由缺陷位线执行比如感应和编程等存储器操作时，所述列电路仍可用来缓冲数据。 
在优选实施例中，采用与缺陷位置相关联的数据锁存器来缓冲常规存储在与对应冗余位置相关联的数据锁存器中的替代数据。以此方式，就将数据流式传出到数据总线而言，可将用户部分视为仿佛几乎没有任何缺陷。因此，只需要用来寻址用户部分的寻址方案，而不需要每次遇到缺陷位置都切换成冗余数据锁存器。 
在读取操作中，首先感应和锁存包含用户数据和冗余数据两者的页。需要用额外操作将冗余数据的副本从冗余数据锁存器放置到与用户部分中的对应缺陷列相关联的数据锁存器。以此方式，当将数据输出到数据总线时，只需要存取用户数据锁存器，而不管任何缺陷列。 
在写入操作中，首先将待写入的数据页锁存到用户数据锁存器中，而不管任何缺陷列。以此方式，就从数据总线流式传入数据而言，可将用户部分视为仿佛几乎没有任何缺陷。需要用额外操作将数据副本从与缺陷列相关联的数据锁存器放置到对应的冗余数据锁存器。还将指示不编程条件的预定义数据存储在缺陷列的数据锁存器中以如此指示。接着，可将包含来自用户数据锁存器和冗余数据锁存器两者的数据的整个页编程到相应的存储器单元中。 
通过对本发明优选实施例的以下描述将了解本发明的额外特征和优点，所述描述应结合附图阅读。 
附图说明
图1说明具有仅可从冗余部分获得冗余数据的常规列冗余方案的存储器装置。 
图2A是用常规冗余方案的读取操作的示意时序图。
图2B是说明用常规列冗余方案的读取操作的流程图。 
图3A是用常规冗余方案的写入操作的示意时序图。 
图3B是说明用常规列冗余方案的编程操作的流程图。 
图4示意性说明提供实施远程冗余方案的上下文的紧致存储器装置的优选排列。 
图5说明经配置以将数据传出到I/O总线的冗余数据缓冲电路。 
图6是用远程冗余方案的读取操作的示意时序图。 
图7是根据优选实施例采用远程冗余方案的读取操作的流程图。 
图8说明经配置以从I/O总线传递数据的冗余数据缓冲电路。 
图9是用远程冗余方案的写入操作的示意时序图。 
图10是说明根据优选实施例采用远程冗余方案的编程数据加载操作的流程图。 
图11示意性说明服务两组数据锁存器和数据总线的冗余数据缓冲电路。 
图12示意性说明提供实施缺陷列锁存冗余方案的上下文的紧致存储器装置的优选排列。 
图13示意性说明用于在用户数据锁存器与冗余数据锁存器之间来回传输数据以便实施另一列冗余方案而无需采用2向寻址的数据锁存缓冲器。 
图14是用缺陷列锁存冗余方案的读取操作的示意时序图。 
图15是说明根据优选实施例采用缺陷列锁存冗余方案的读取操作的流程图。 
图16是用缺陷列锁存冗余方案的写入操作的示意时序图。 
图17是说明根据优选实施例采用缺陷列锁存冗余方案的编程数据加载操作的流程图。 
具体实施方式
对采用列冗余的典型存储器的初步说明对于与本发明的区分是有用的。 
常规局部冗余数据方案
图1说明具有仅可从冗余部分获得冗余数据的常规列冗余方案的存储器装置。所述存储器装置具有存储器单元阵列100，其分成用户部分102和冗余部分102′。阵列100中的存储器单元可由沿着一行的一组字线和沿着一列的一组位线存取。所述组字线可经由行解码器130通过行地址来选择。类似地，所述组位线可经由列解码器160通过列地址来选择。通常，由对应的一组感应电路170一起读取或写入沿着一行的存储器单元页。使用对应的一组数据锁存器180来锁存已从存储器中读取或待写入到存储器的数据页。 在读取操作结束时，经由数据输出总线192将来自数据锁存器的数据传出。类似地，在写入操作开始时，经由数据输入总线194将待写入的数据传递到数据锁存器。 
通常列地址具有一次可寻址一列中的一群组位线的颗粒度，且因此位线缺陷是逐列地映射。举例来说，一可寻址的列可含有八个或十六个位线，对应于沿着一给定行的字节或数据字。 
当在用户部分102中识别出比如112等缺陷列时，提供来自冗余部分102′的比如列112′的替代列来替换所述缺陷列。在测试期间发现坏列，且在缺陷图116中保存关于任何缺陷列及其替代的信息，所述缺陷图116可存储在存储器装置中，比如存储在当加电时被读取的存储器阵列(ROMFUSE区块)中。每当存储器装置加电时，便将缺陷图加载到芯片上控制器200的RAM216中以便快速存取。 
通常用户只可存取阵列的用户部分102，而不允许用户存取冗余部分102′。因此，列地址范围Ay是供用户仅存取用户部分102。受保护的一组列地址Ay′是供系统存取冗余部分102′。阵列的冗余部分102′由其自身的一组列电路来服务，所述列电路比如是冗余列解码器160′、冗余感应电路170′和冗余数据锁存器180′。 
每个缺陷列可由隔离锁存器来标记。在所述情况下，将不编程所述列中的所寻址的字节或字，而不管数据锁存器中用于所述列的数据，且将在编程验证期间已忽略所寻址的字节或字。 
典型现有技术系统管理存储器芯片自身上的缺陷列，其使用2向解码方案来管理坏列替换。将用户地址Ay转变成地址Ay以供存取用户阵列，或转变成地址Ay′以供存取冗余阵列。 
通过将传入的(用户)列地址Ay与缺陷图216中的坏列地址列表进行比较来管理此2向解码系统中的坏列。如果发现匹配，则将传入的列地址Ay重指派或映射到冗余部分102′中的另一好列地址Ay′(Ay→Ay′)。如果传入地址不与坏列地址匹配，则传入列地址不改变(Ay→Ay)。 
举例来说，在感应操作之后，将读取数据页锁存到数据锁存器中。当用户请求数据时，将经由线194把数据流式传出到数据总线190。当地址指向坏列(例如列3)时，列冗余模块210将停用针对用户阵列的地址Ay，且改为启用地址Ay′以改为寻址阵列的冗余部分中的冗余或替代列。在所述情况下，将把来自冗余列的数据在运行中插入到经由线190′到数据输出总线192的串流中。 
图2A是用常规冗余方案的读取操作的示意时序图。主机通过发布开始发送开始读取地址的初始读取命令来起始读取操作。在此之后，发送实际开始读取地址。接着，主 机发布命令以执行读取。存储器装置接着发出“繁忙”信号，并操作以感应数据页。将感应数据页锁存到相关联的数据锁存器中。所述页将包含阵列的用户部分和冗余部分。当锁存了所有数据时，存储器装置用“准备就绪”信号发信号。 
用户可接着通过主机请求将数据从数据锁存器流式传出到数据输出总线192。在流式传出操作期间，每当遇到缺陷列时，将用户地址Ay切换成Ay′，以便寻址冗余部分中的对应冗余数据锁存器，以便可将对应的冗余数据在运行中插入到串流中。当将冗余数据输出到总线时，存储器切换回到用户地址Ay，且此过程一直继续到到达页末为止。 
图2B是说明用常规列冗余方案的读取操作的流程图。 
加电 
步骤310：将缺陷图从非易失性存储器加载到控制器RAM。 
步骤312：通过设置对应的隔离锁存器来标记坏列。 
读取 
步骤320：接收跨越多个列从存储器单元读取数据页的读取命令。 
步骤322：发信号“繁忙”。 
步骤324：感应存储器单元页，并将数据锁存到对应的数据锁存器中。 
步骤326：发信号“准备就绪”。 
I/O 
步骤330：逐列地流式传出锁存的数据列。 
步骤332：待流式传出的数据的当前列地址Ay＝缺陷图中的坏列之一？如果存在匹配，则前进到步骤334，否则前进到步骤336。 
步骤334：切换成Ay′以寻址冗余列，以便获取替代数据并将其插入到串流中，并前进到步骤338。 
步骤336：以常规地址Ay继续，并前进到步骤338。 
步骤338：最后的列？如果到达最后的列则前进到步骤340，否则在步骤332中前进到下一列。 
步骤340：读出数据页。 
图3A是用常规冗余方案的写入操作的示意时序图。写入操作中的数据传递类似于读取操作的数据传递，只不过将编程数据从总线流式传输到数据锁存器是在编程之前发生而已。举例来说，当遇到缺陷列3时，不是将数据流式传输到用于列3的数据锁存器，而是将其重引导到替代的列。 
主机通过发布开始发送开始写入地址的初始写入命令来起始存储器装置中的写入 操作。这之后是发送实际开始写入地址。主机可接着发布将写入数据从数据输入总线192流式传入到数据锁存器的信号。在流式传入操作期间，每当遇到缺陷列时，将用户地址Ay切换成Ay′，以便寻址冗余部分中的对应冗余数据锁存器，以便可在运行中将对应的冗余数据插入到对应的冗余锁存器中。当已锁存冗余数据时，存储器切换回到用户地址Ay，且此流式传输过程一直继续到到达页末为止。 
接着，主机发布执行编程的命令。存储器装置接着发出“繁忙”信号，并操作以编程数据页。所述页将包含阵列的用户部分和冗余部分。当编程验证了所有数据时，存储器装置用“准备就绪”信号发信号。 
图3B是说明用常规列冗余方案的编程操作的流程图。 
加电 
步骤350：将缺陷图从非易失性存储器加载到控制器RAM。 
步骤352：通过设置对应的隔离锁存器来标记坏列。 
I/O 
步骤360：接收跨越多个列写入数据页的写入命令。 
步骤362：逐列地流式传输待写入到数据锁存器的第一页的第一数据页。 
步骤364：待流式传出的数据的当前列地址Ay＝缺陷图中的坏列之一？如果存在匹配，则前进到步骤366，否则前进到步骤368。 
步骤366：切换成Ay′以寻址冗余列，以便获取替代数据并将其插入到串流中，并前进到步骤369。 
步骤368：以常规地址Ay继续，并前进到步骤369。 
步骤369：最后的列？如果到达最后的列则前进到步骤370，否则在步骤362中前进到下一列。 
编程 
步骤370：接收编程命令。 
步骤372：发信号“繁忙”。 
步骤374：写入数据页，直到编程验证了整个页为止。 
步骤376：发信号“准备就绪”。 
2向列选择方案因为能够随机存取列而更加灵活。然而，其不足在于，其相对较慢，因为必须有多个逻辑级来替换缺陷列。如上所述，保护阵列的冗余部分不被用户存取，因此其具有其自身的唯一地址信号。在运行中在用户部分与冗余部分之间切换将必须在两个完全不同的寻址方案之间切换，且这使得2向解码方案的运行速度难以远高于 20MHz数据输入或输出速率。 
远程冗余方案
根据本发明一方面，一种远程冗余方案将用于缺陷存储器位置的冗余或替代数据从冗余数据锁存器重定位到一组缓冲电路。以此方式，冗余数据处于更容易存取的位置，从而使得必须用一个寻址方案在存储器阵列与I/O总线之间交换数据。确切地说，在本远程冗余方案中，将用户数据与用户数据锁存器相关联，且将冗余数据与冗余数据锁存器相关联，但可使用存储器阵列的用户部分的地址来存取用户数据和因此任何替代的冗余数据。当当前地址是针对好(无缺陷)地址时，数据总线与用户数据锁存器交换数据。另一方面，当当前地址是针对缺陷位置时，数据总线与其中加载有冗余数据的远程缓冲器交换数据。 
在优选实施例中，采用冗余数据缓冲电路来缓冲与冗余部分的锁存器相关联的替代数据。只需要用于寻址用户部分的寻址方案。一般，在I/O总线与用户部分的数据锁存器之间交换数据。当遇到缺陷地址位置时，在I/O总线与更易存取的缓冲电路而不是冗余部分中的数据锁存器之间交换替代数据。 
图4示意性说明提供实施远程冗余方案的上下文的紧致存储器装置的优选排列。所述存储器装置包含个别存储单位或存储器单元的二维阵列400、控制电路410、行解码器420A和420B以及列电路。在一个实施例中，存储单位能个别存储一个位的数据。在另一实施例中，存储单位能个别存储一个以上位的数据。在最优选的实施例中，在可移除地附接到主机系统的存储卡中实施紧致存储器装置。 
存储器阵列400可由字线经由行解码器420A、420B且由耦合到列电路的位线来寻址。列电路包含感应电路430A、430B、数据锁存器440A、440B和列解码器450A、450B和数据I/O总线490。将了解，对于每个感应电路有一组数据锁存器。举例来说，在每个存储器单元能够存储两个位的数据的4状态存储器中，可能有存储两个或两个以上位的信息的锁存器。在2004年12月29日申请的标题为“具有用于读取/写入电路集合的共享处理的非易失性存储器及方法”(“Non-Volatile Memory and Method with SharedProcessing for an Aggregate of Read/Write Circuits，”)的第11/026,536号美国专利申请案中揭示了用于存储多个位的一组数据锁存器，所述申请案的整个揭示内容特此以引用的形式并入本文中。 
在优选实施例中，在耦合到所有偶数位线的电路430A中有一感应电路，且在耦合到所有奇数位线的电路430B中有一感应电路。以此方式，当一起操作时，并行使用所有位线。在另一实施例中，只有每隔一个位线(偶数的或奇数的)在并行操作。
优选在阵列两端上分布行解码器和列电路，以便适应密集的封装。因此，将行解码器420A和420B分别部署在阵列的左侧和右侧。类似地，将列电路“A”和“B”分别部署在阵列底部和顶部。通常列电路“A”和“B”分别存取交错的位线组。举例来说，列电路“A”可存取偶数位线，且列电路“B”可存取奇数位线。为了方便起见，除非特别指出，否则下文中描述将针对一组电路，比如“A”电路。 
将列电路的感应电路430A实施为一排读出放大器，其允许并行地读取或编程沿着一行的存储器单元的区块(也称为“页”)。在优选实施例中，页由一行连续的存储器单元(比如1024字节)构成。在另一实施例中，将一行存储器单元分成多个区块或页，例如具有偶数位线的页和具有奇数位线的页。 
控制电路410与行解码器及列电路协作，以便对存储器阵列400执行存储器操作。控制电路中的状态机412提供对存储器操作的芯片级控制。 
进一步将存储器阵列400分成用户部分402和冗余部分402′。用户部分402′可通过经由地址总线496供应的用户地址Ay来逐列地存取。冗余部分402′无法由用户存取，且具有其自身的受保护的地址Ay′。冗余部分提供预定数目的冗余或替代列，用于替换在用户部分中发现的任何缺陷列。在缺陷图416中寄存缺陷列的列表，优选将缺陷图416存储在非易失性存储器阵列402中。举例来说，冗余区402′可提供每一者为一个字节宽的八个替代列。原则上这允许替换可能在用户部分中出现的多达八个缺陷列。 
然而，由于在现有技术系统中，冗余或替代数据局部化于冗余列的锁存器中，所以图4所示的优选排列的层叠结构中可能会发生另一问题，其中底部和顶部列电路每一者只可存取偶数列或奇数列。如果在图1中描述的现有技术系统中实施两层结构，则底部和顶部列电路中的每一者将可存取冗余部分中的替代列的池(pool)中的一半。这是因为，奇数列电路无法存取偶数替代列，且反之亦然。结果将是对替代列的池的低效利用。举例来说，对于八个冗余列(四个偶数列，和四个奇数列)的池，即使在池中实际上存在八个替代列，也不再能替换用户部分中的偶数列中的第五个缺陷列。 
图4展示冗余数据缓冲电路与存储器装置协作以提供远程冗余服务的优选实施例。在冗余数据缓冲电路460中缓冲与冗余部分402′相关联的冗余数据。为了清楚起见，将结合图5描述传递到数据输出总线492的数据。将结合图6描述从数据输入总线传递的数据。 
图5说明经配置以将数据传出到I/O总线的冗余数据缓冲电路。此传出模式可在感应操作之后当已将感应到的数据的页锁存到所述组用户数据锁存器440A中时应用。用户可通过经由地址总线496供应的列地址Ay来存取数据页内的数据。如前所述，依据 寻址的颗粒度，将含有预定数目的位线的列作为一个单位来寻址。当要寻址一连串的列时，优选的寻址方案将是供应开始地址然后是运行长度。当由列解码器450A(见图4)解码列地址时，实行列选择。在图5中，由来自地址总线496的指针示意性描绘列选择。列电路还包含一组用户数据传出栅极472，其控制将选定的锁存数据传递到I/O总线492。 
冗余数据缓冲电路460包含冗余数据缓冲器462、一组传出栅极482、缺陷图缓冲器466和比较电路468。冗余数据缓冲器对来自冗余部分402′的数据进行缓冲。在感应了数据页之后，将锁存在冗余锁存器440A′中的冗余数据加载到冗余数据缓冲器462中。如图6将展示的，当冗余数据缓冲电路460经配置以处于数据输出总线492从冗余数据锁存器接收数据并将其传递到冗余数据缓冲器时，执行向冗余数据缓冲器462的传递。类似地，缺陷图缓冲器466缓冲在缺陷图416中保存的缺陷列表，且在存储器装置加电时，将其加载到缓冲器466中。 
在优选实施例中，冗余数据缓冲器462和缺陷图缓冲器466两者均包括一组个别寄存器，用于存储个别数据条目。将缺陷列的地址以预定义的次序存储到缺陷图缓冲器466的个别寄存器中。类似地，将与每个个别地址相关联的个别冗余数据存储在冗余数据缓冲器462中，使得缺陷地址与其相关联的冗余数据之间存在寄存器到寄存器的对应关系。以此方式，不同于常规方案，缺陷图不需要含有用于定位相关联的冗余数据的索引。 
比较电路468是一对多的比较器，其本质上为缺陷图缓冲器中的每个条目提供个别比较器。每个个别比较器将共同的输入地址与存储在其个别寄存器之一中的缺陷图缓冲器中的地址条目之一进行比较。在下述另一实施例中，视情况使用子列解码器452将冗余数据缓冲器处的寻址解析成比存储器阵列级别更精细的级别。如果未实施所述选项，那么对冗余数据缓冲器的输入地址主要是列地址Ay。因此，当输入地址是当前寻址的列地址Ay时，将其匹配于在缺陷图缓冲器中寄存的缺陷列的每个地址。如果根本不存在匹配，则比较电路468基本上经由多AND门469输出“不匹配”信号M*。使用此信号M*来启用用户数据传出栅极472，使得数据输出总线492可从寻址的数据锁存器440A获取数据。另一方面，如果存在匹配，则这意味着当前地址位置是缺陷列，且必须改为使用其相关联的冗余数据。此操作通过对应的个别比较器寄存匹配并输出“匹配”信号M来完成。 
将冗余数据从冗余数据缓冲器462传递到数据输出总线492受到所述组传出栅极482的控制。确切地说，总线对于冗余数据缓冲器的每个个别寄存器的存取受到对应传出栅极的控制。因此，当当前地址与特定的缺陷列地址匹配时，将使用“匹配”信号M来启用对应的传出栅极，以便可将冗余数据缓冲器462的对应寄存器中的相关联的冗余数据传递到数据输出总线492。 
图6是用远程冗余方案的读取操作的示意性时序图。主机通过发布开始发送开始读取地址的初始读取命令来起始存储器装置中的读取操作。这之后是发送实际开始读取地址。接着主机发布执行读取的命令。存储器装置用“繁忙”信号进行响应，并接着感应数据页。将包含用户部分和冗余部分的感应数据页锁存到相关联的数据锁存器440A和440A′中(见图5)。在锁存了数据页之后，远程冗余方案要求将冗余数据从其锁存器复制到冗余数据缓冲器462的额外步骤。当缓冲数据处于适当位置时，存储器装置接着用“准备就绪”信号发信号。 
主机可接着发布将数据从数据锁存器流式传出到数据输出总线492的读出信号。在流式传出操作期间，每当遇到缺陷列时，冗余数据缓冲电路460便控制流式传出，以使得数据输出总线492改为从冗余数据缓冲器462接收冗余数据，以便可将对应的冗余数据在运行中插入到串流中。当遇到的下一列没有缺陷时，冗余数据缓冲电路460允许数据输出总线492从数据锁存器440A获取数据，且此过程一直继续到到达页末为止。 
图7是说明根据优选实施例采用远程冗余方案的读取操作的流程图。 
加电 
步骤510：将缺陷图从非易失性存储器加载到缺陷图缓冲器。 
读取 
步骤520：接收用于跨越多个列从存储器单元读取数据页的读取命令。 
步骤522：发信号“繁忙”。 
步骤524：感应存储器单元页，并将数据锁存到对应的数据锁存器。 
步骤526：将冗余数据从冗余数据锁存器加载到冗余数据缓冲器。 
步骤528：发信号“准备就绪”。 
I/O 
步骤530：将锁存的数据逐列地流式传出到数据总线，同时执行与缺陷图缓冲器中的列的一对多列地址匹配。 
步骤532：待流式传出的数据的当前列地址Ay＝缺陷图缓冲器中的坏列之一？如果存在匹配，则前进到步骤534，否则前进到步骤536。 
步骤534：启用将替代数据从冗余数据缓冲器输出到数据总线上，并前进到步骤538。 
步骤536：启用将寻址数据从用户数据部分输出到数据总线上，并前进到步骤538。 
步骤538：最后的列？如果到达了最后的列则前进到步骤540，否则在步骤534中前进到下一列。 
步骤540：读出数据页。 
因此，在本远程冗余方案中，只使用存储器阵列的用户部分的地址。当当前地址是针对好(无缺陷)位置时，数据总线从数据锁存器获取数据。另一方面，当当前地址是针对缺陷位置时，数据总线从远程缓冲器获取冗余数据。 
图8说明经配置以从I/O总线传递数据的冗余数据缓冲电路。此传入模式可在编程操作之前当要将待编程的数据页锁存到所述组用户数据锁存器440A中时应用。所述配置类似于图5的配置，只不过数据的传递是在从数据输入总线494传入的方向中而已。一组用户数据传入栅极474控制数据从数据输入总线494传递到数据锁存器440A。 
在传入模式中，冗余数据缓冲电路460也类似于图5所示的电路，只不过不是采用所述组传出栅极482而是采用一组传入栅极484。 
图9是用远程冗余方案的写入操作的示意时序图。主机通过发布开始发送开始写入地址的初始写入命令来起始存储器装置中的写入操作。这之后是发送实际开始写入地址。主机可接着发布将写入数据从数据输入总线494流式传入到数据锁存器440A的信号(见图8)。在流式传入操作期间，每当遇到缺陷列时，冗余数据缓冲电路460将把用于缺陷列的对应数据捕获到冗余数据缓冲器462中。流式传输过程一直继续到到达页末为止。在流式传入页之后，远程冗余方案要求将冗余数据从冗余数据缓冲器462复制到其锁存器440A′的额外步骤。 
接着主机发布执行编程的命令。存储器装置接着发出“繁忙”信号，并操作以编程数据页。页将包含阵列的用户部分和冗余部分。当编程验证了所有数据时，存储器装置用“准备就绪”信号发信号。 
图10是说明根据优选实施例采用远程冗余方案的编程数据加载操作的流程图。 
加电 
步骤550：将缺陷图从非易失性存储器加载到缺陷图缓冲器。 
I/O 
步骤560：接收跨越多个列将数据页写入到寻址的存储器单元的写入命令。 
步骤562：从数据总线逐列地流式传输数据，同时执行与缺陷图缓冲器中的列的一对多列地址匹配。 
步骤564：待流式传入的数据的当前列地址Ay＝缺陷图缓冲器中的坏列之一？如果存在匹配，则前进到步骤566，否则前进到步骤570。 
步骤566：启用从数据总线输入数据并将其缓冲到冗余数据缓冲器中的对应位置。 
步骤568：将当前列的数据锁存器设置成“不编程”条件。前进到步骤572。
步骤570：启用从数据总线输入数据并将其锁存到对应的数据锁存器中。 
步骤572：最后的列？如果到达最后的列则前进到步骤580，否则在步骤564中前进到下一列。 
步骤580：从冗余数据缓冲器传递数据，并将其锁存到对应冗余数据锁存器。这是一次性操作，其涉及切换成地址Ay′以存取冗余阵列。 
编程 
步骤590：接收编程命令 
步骤592：发信号“繁忙”。 
步骤594：写入锁存数据的页，直到编程验证了整个页为止。 
步骤596：发信号“准备就绪”。 
位级别冗余支持
在另一实施例中，冗余数据缓冲电路的地址颗粒度无需与列电路的地址颗粒度相同。优选的是，地址单位的解析率比列的解析率精细。举例来说，如果列的宽度是一字节从而一次寻址一群组八个位线，则可用位线级别来寻址冗余数据缓冲器。 
图5及图8两图展示冗余数据缓冲电路460包含可选的子列解码器452。子列解码器进一步将列地址Ay和列偏移地址Ay＂解码成子列地址。这样做的优点是更高效地利用冗余资源，因为单个缺陷位线可由另一冗余位线替换，且不必由八位宽的冗余列来替换。 
多层叠冗余支持
为了清楚起见，已描述采用冗余数据缓冲电路460的远程冗余方案以一组数据锁存器操作，比如图4所示的数据锁存器440A。其优点是明显的，因为由于只使用用户地址，所以避免了现有技术的缓慢的2向寻址方案。 
当操作中存在一组以上列电路时，也获得另一优点。如结合图4提到的，由于现有技术系统中冗余数据局部化于替代列的锁存器处，所以当存在一层以上列电路时可能会发生另一问题。举例来说，一组偶数列电路仅可存取偶数列，且因此不能够使用任何奇数冗余列，对于奇数列电路与此类似。本方案允许将所有冗余数据缓冲在任何数目的列电路不论其相对位置如何均可存取的中央位置中。 
图11示意性说明服务两组数据锁存器和数据总线的冗余数据缓冲电路。在此配置中，冗余数据缓冲电路460用“A”组数据锁存器440A操作，操作方式与图5和图8所示的相似。即使对于额外的“B”组数据锁存器440B，原理也是相同的。亦即，使用冗余数据缓冲电路来一方面控制“A”或“B”组数据锁存器之间的总线交换，且另一方面控制冗余数据缓冲器462。在一个实施例中，进一步由层叠解码器480使用Ay地址范围来解码用于启用数据锁存器传递的信号M，以产生MA *或MB *启用信号，其分别用于“A”组或“B”组。 
因此，当“A”组数据锁存器正在操作时，通过锁存器传递控制472A/474A上的MA *来启用与数据锁存器440A的总线传递。当“B”组数据锁存器正在操作时，通过锁存器传递控制472B/474B上的MB *的来启用与数据锁存器440B的总线传递。当当前地址不与缺陷图缓冲器466中的任何地址匹配时也是这种情况。另一方面，每当存在匹配时，信号MA *或MB *变得无效，且缓冲器传递控制482/484由信号M启用。这导致改为在数据总线492与冗余数据缓冲器462内的对应寄存器之间交换数据。 
在缺陷列的数据锁存器中缓冲的冗余数据
根据本发明另一方面，一种缺陷列锁存冗余方案具有用于缺陷存储器位置的冗余或替代数据，其从冗余数据锁存器重定位到更容易存取的位置，比如对应缺陷列的数据锁存器。此方案是依据这一事实：缺陷列通常由位线而不是相关联的列电路中的问题引起。因此，举例来说，虽然位线可被短路并变得不可用，但其相关联的数据锁存器和列解码器可能仍可操作。本发明认识到，当无法经由缺陷位线执行比如感应和编程等存储器操作时，所述列电路仍可用来缓冲数据。 
在优选实施例中，采用与缺陷位置相关联的数据锁存器来缓冲常规存储在与对应冗余位置相关联的数据锁存器中的替代数据。以此方式，就将数据流式传出到数据总线而言，可将用户部分视为仿佛几乎没有任何缺陷。因此，只需要用来寻址用户部分的寻址方案，而不需要每次遇到缺陷位置都切换成冗余数据锁存器。 
在读取操作中，在感应和锁存包含用户数据和冗余数据两者的页之后，需要用额外操作将冗余数据的副本从冗余数据锁存器放置到与用户部分中的对应缺陷列相关联的数据锁存器。以此方式，当将数据输出到数据总线时，只需要存取用户数据锁存器，而不管任何缺陷列。 
在写入操作中，首先将待写入的数据页锁存到用户数据锁存器中，而不管任何缺陷列。以此方式，就从数据总线流式传入数据而言，可将用户部分视为仿佛几乎没有任何缺陷。需要用额外操作将数据副本从与缺陷列相关联的数据锁存器复制到对应的冗余数据锁存器。还将指示不编程条件的预定义数据存储在缺陷列的数据锁存器中以如此指示。接着，可将包含来自用户数据锁存器和冗余数据锁存器两者的数据的整个页编程到相应的存储器单元中。 
图12示意性说明提供实施缺陷列锁存冗余方案的上下文的紧致存储器装置的优选排列。所述存储器装置本质上具有与图4所示的存储器装置类似的结构，但不需要冗余数据缓冲电路460。确切地说，所述存储器装置包含存储器单元的二维阵列400、控制电路610、行解码器420A和420B以及列电路。 
存储器阵列400可由字线经由行解码器420A、420B且由耦合到列电路的位线来寻址。列电路包含感应电路430A、430B、数据锁存器640A、640B和列解码器450A、450B和数据I/O总线490。如之前结合图4提到的，对于每个感应电路有一组数据锁存器。 
在优选实施例中，在耦合到所有偶数位线的电路430A中有一感应电路，且在耦合到所有奇数位线的电路430B中有一感应电路。以此方式，当一起操作时，并行使用所有位线。在另一实施例中，只有每隔一个位线(偶数的或奇数的)在并行操作。 
优选在阵列两端上分布行解码器和列电路，以便适应密集的封装。因此，将行解码器420A和420B分别部署在阵列的左侧和右侧。类似地，将列电路“A”和“B”分别部署在阵列底部和顶部。通常列电路“A”和“B”分别存取交错的位线组。举例来说，列电路“A”可存取偶数位线，且列电路“B”可存取奇数位线。为了方便起见，除非特别指出，否则下文中描述将针对总的一组电路，其中去掉参考标号中的“A”或“B”附标。 
将列电路的感应电路430实施为一排读出放大器，其允许并行地读取或编程沿着一行的存储器单元的区块(也称为“页”)。在优选实施例中，页由一行连续的存储器单元(比如1024字节)构成。在另一实施例中，将一行存储器单元分成多个区块或页。 
控制电路610与行解码器及列电路协作，以便对存储器阵列400执行存储器操作。控制电路中的状态机612提供对存储器操作的芯片级控制。 
进一步将存储器阵列400分成用户部分402和冗余部分402′。用户部分402可通过经由地址总线496供应的用户地址Ay来逐列地存取。冗余部分402′无法由用户存取，且具有其自身的受保护的地址Ay′。冗余部分提供预定数目的冗余或替代列，用于替换在用户部分中发现的任何缺陷列。在缺陷图416中寄存缺陷列的列表，优选将缺陷图416存储在非易失性存储器阵列402中。举例来说，冗余区402′可提供每一者为一个字节宽的八个替代列。原则上这允许替换可能在用户部分中出现的多达八个缺陷列。 
在图12所示的列电路结构中，由用户列解码器450来控制用户数据锁存器群组640与数据输入总线494之间的数据交换。用户列解码器450解码用户列地址Ay，且允许存取用户列中的数据锁存器群组，以便存取数据输入总线494。类似地，由冗余列解码器450′来控制冗余数据锁存器群组640′与数据输入总线494之间的数据交换。冗余列解码器450′解码冗余列地址Ay′，且允许存取冗余列中的数据锁存器群组，以存取I/O总线。 
本发明提供允许在用户列的数据锁存器与冗余列的数据锁存器之间来回传输数据 的额外结构。 
图13示意性说明用于在用户数据锁存器与冗余数据锁存器之间来回传输数据以便实施另一列冗余方案而无需采用2向寻址的数据锁存缓冲器。 
在优选实施例中，在输出数据总线492与输入数据总线494之间提供数据锁存缓冲器620。数据锁存缓冲器620包含串联连接的第一移位寄存器622和第二移位寄存器644。第一移位寄存器622和第二移位寄存器624以管线方式操作，其中由时钟信号CLK控制逐单位地将来自输出总线492的数据单位移位穿过两个寄存器并返回到输入总线494。以此方式，I/O总线490的输出和输入部分两者可同时操作。 
控制电路610提供用户列和冗余列的数据锁存器之间的寻址和传递控制。举例来说，在已在用户数据锁存器450和冗余数据锁存器450′中锁存了数据页后，将把冗余数据锁存器450′中的数据复制到缺陷列的对应数据锁存器。控制电路610将冗余列地址Ay′提供到冗余列解码器450′，并将来自冗余数据锁存器640′的冗余数据单位经由数据输出总线492逐个地移位到数据锁存缓冲器620中。移位的冗余数据单位从数据锁存缓冲器另一端出来，并进入输入数据总线494。通过参照加载到控制电路610中的缺陷图616，产生对应的缺陷列地址Ay并由用户列解码器450用其将冗余数据单位引导到其在缺陷列中的对应锁存器。 
类似地原理应用于从缺陷列的数据锁存器传递到对应的冗余数据锁存器。在此情况下，基于缺陷图，逐个地存取缺陷列的数据锁存器并移位通过数据锁存缓冲器620。在数据锁存缓冲器另一端，经由冗余列解码器450′对Ay′的适当解码将冗余数据单位引导到其相应的冗余数据锁存器。 
图14是用缺陷列锁存冗余方案的读取操作的示意时序图。主机通过发布开始发送开始读取地址的初始读取命令来起始存储器装置中的读取操作。在此之后，发送实际开始读取地址。接着主机发布执行读取的命令。存储器装置用“繁忙”信号回应，并继续感应数据页。将包含用户部分和冗余部分的感应的数据页锁存到相关联的数据锁存器440A和440A′中(见图13)。在锁存了数据页之后，缺陷列锁存冗余方案要求将冗余数据从其锁存器复制到对应缺陷列的数据锁存器的额外步骤。在将冗余数据锁存在对应的缺陷列中之后，存储器装置接着用“准备就绪”信号发信号。本质上，当存储器装置具有预定义的时序规范时，必须在“繁忙”和“准备就绪”所分界的周期允许的最大时间内完成所述额外步骤。 
主机可接着发布将数据从用户数据锁存器440流式传出到数据输出总线492的读出信号。由于缺陷列的数据锁存器现在含有对应的冗余数据，所以不需要像常规情况下一 样使用第二组地址Ay′将其从冗余数据锁存器440′中检索出来。 
图15是说明根据优选实施例采用缺陷列锁存冗余方案的读取操作的流程图。 
加电 
步骤710：将缺陷图从非易失性存储器加载到控制器RAM。 
读取 
步骤720：接收跨越多个列从存储器单元读取包含用户数据和冗余数据的页的读取命令。 
步骤722：发信号“繁忙”。 
步骤724：感应存储器单元页，并将数据锁存到对应的数据锁存器中。 
步骤726：将数据从冗余数据锁存器复制到对应缺陷列的数据锁存器。 
步骤728：发信号“准备就绪”。 
I/O 
步骤730：将数据从用户数据锁存器逐列地流式传出到数据总线，不管缺陷列。 
步骤740：读出数据页。 
因此，在本缺陷列锁存冗余方案中，只使用存储器阵列的用户部分的地址来流式传出数据，且只需要存取用户数据锁存器。 
图16是用缺陷列锁存冗余方案的写入操作的示意时序图。主机通过发布开始发送开始写入地址的初始写入命令来起始存储器装置中的写入操作。在此之后，发送实际开始写入地址。主机可接着发布将写入数据从数据输入总线494流式传入到数据锁存器440的信号(见图8)，而不论对应的列是否有缺陷。接着主机发布执行编程的命令。存储器装置接着发出“繁忙”信号，就仿佛其在继续编程数据页一样。然而，控制电路(见图13)不同于实际编程，因为缺陷列锁存冗余方案要求将数据从缺陷列的锁存器复制到对应冗余列的冗余数据锁存器的额外步骤。在复制数据之后，将缺陷列的锁存器设置成预定值以指示不编程条件。 
控制电路接着继续编程存储器中的页。页将包含阵列的用户部分和冗余部分。当编程验证了所有数据时，存储器装置用“准备就绪”信号发信号。 
图17是说明根据优选实施例采用缺陷列锁存冗余方案的编程数据加载操作的流程图。 
加电 
步骤760：将缺陷图从非易失性存储器加载到控制器RAM。 
I/O
步骤770：接收跨越多个列将数据页写入到寻址的存储器单元的写入命令。 
步骤772：流式传输数据页以写入到用户数据锁存器中，而不管任何缺陷列。 
步骤774：发信号“繁忙”。 
用户数据锁存器到冗余数据锁存器的传递 
步骤776：将数据从缺陷列的用户锁存器传递到冗余列的对应冗余锁存器。 
步骤778：通过将预定义的数据值写入到其相关联的用户数据锁存器中的每一者来标记所有缺陷列。 
编程： 
步骤780：接收编程命令。 
步骤782：写入包含用户数据和冗余数据的页，直到编程验证了整个页为止。 
步骤784：发信号“准备就绪”。 
虽然已用各个列冗余方案的实例进行了描述，但所属领域的技术人员将容易明白，用于缺陷存储器位置的其它替换单元也是可能的。 
虽然已相对于特定实施例描述了本发明的各个方面，但应了解，本发明在随附权利要求书的完整范围内受到保护。

Claims (33)

1.一种在划分成用户阵列部分和冗余阵列部分使得所述用户阵列部分中的缺陷位置可由所述冗余阵列部分中的对应冗余位置替换的非易失性存储器中，跨越所述存储器的所述用户阵列部分和冗余阵列部分从存储器位置群组读取数据的方法，其包括：
提供所述用户阵列部分的缺陷位置的列表；
提供用于锁存与所述用户阵列部分和冗余阵列部分两者相关联的数据的数据锁存器群组；
感应待读取的所述存储器位置群组；
将从所述存储器位置群组感应的数据锁存到所述数据锁存器群组中；
将冗余数据从所述冗余阵列部分的所述数据锁存器传递到所述用户阵列部分中的对应缺陷存储器位置的所述数据锁存器；以及
将锁存在所述用户阵列部分的所述数据锁存器中的数据读出到数据总线，而不管所述用户阵列部分中的任何缺陷存储器位置。
2.根据权利要求1所述的方法，其中：
所述用户阵列部分和冗余阵列部分可通过行和列寻址；且
所述缺陷位置是可由来自所述冗余阵列部分的冗余列替换的缺陷列。
3.根据权利要求1所述的方法，其中：
所述将锁存在所述用户阵列部分的所述数据锁存器中的数据读出到数据总线是根据用于存取所述用户阵列部分的地址。
4.根据权利要求1所述的方法，其进一步包括：
所述将冗余数据从所述冗余阵列部分的所述数据锁存器传递到所述用户阵列中的对应缺陷存储器位置的所述数据锁存器进一步包括：
将所述冗余阵列部分的所述数据锁存器耦合到所述数据总线的输出部分；
将所述用户阵列部分中的对应缺陷存储器位置的所述数据锁存器耦合到所述数据总线的输入部分；以及
缓冲在所述数据总线的所述输出部分与输入部分之间传递的所述数据。
5.根据权利要求4所述的方法，其中：
所述缓冲在所述数据总线的所述输出部分与输入部分之间传递的所述数据是通过移位一组管线寄存器进行的。
6.根据权利要求5所述的方法，其中：
所述一组管线寄存器是一组两级移位寄存器。
7.根据权利要求1所述的方法，其中所述非易失性存储器是快闪EEPROM。
8.根据权利要求1所述的方法，其中所述非易失性存储器包括在存储卡中。
9.根据权利要求1到8中任一权利要求所述的方法，其中所述非易失性存储器的各个存储单位每一者存储两个存储器状态之一。
10.根据权利要求1到8中任一权利要求所述的方法，其中所述非易失性存储器的各个存储单位每一者存储两个以上存储器状态之一。
11.一种在划分成用户阵列部分和冗余阵列部分使得所述用户阵列部分中的缺陷位置可由所述冗余阵列部分中的对应冗余位置替换的非易失性存储器中，跨越所述用户阵列部分和冗余阵列部分向存储器位置群组写入数据的方法，其包括：
提供所述用户阵列部分的缺陷位置的列表；
提供用于锁存与所述用户阵列部分和冗余阵列部分两者相关联的数据的数据锁存器群组；
将待从数据总线写入的数据锁存到与所述用户阵列部分相关联的所述数据锁存器中，而不管所述用户阵列部分中的任何缺陷存储器位置；
将数据从用于所述用户阵列部分中的缺陷存储器位置的所述数据锁存器传递到所述冗余阵列部分中的对应冗余位置的所述数据锁存器；
通过将预定义的数据存储到用于所述缺陷存储器位置的所述数据锁存器中来指示用于所述缺陷存储器位置的不编程条件；以及
将锁存在所述数据锁存器群组中的数据编程到所述存储器位置群组中。
12.根据权利要求11所述的方法，其中：
所述用户阵列部分和冗余阵列部分可通过行和列寻址；且
所述缺陷位置是可由来自所述冗余阵列部分的冗余列替换的缺陷列。
13.根据权利要求11所述的方法，其中：
所述锁存待从所述数据总线写入的数据是根据用于存取所述用户阵列部分的地址。
14.根据权利要求11所述的方法，其中：
所述将数据从用于所述用户阵列部分中的缺陷存储器位置的所述数据锁存器传递到所述冗余阵列部分中的对应冗余位置的所述数据锁存器进一步包括：
将用于所述用户阵列部分中的缺陷存储器位置的所述数据锁存器耦合到所述数据总线的输出部分；
将所述冗余阵列部分中的对应冗余位置的所述数据锁存器耦合到所述数据总线的输入部分；以及
缓冲在所述数据总线的所述输出部分与输入部分之间传递的所述数据。
15.根据权利要求14所述的方法，其中：
所述缓冲在所述数据总线的所述输出部分与输入部分之间传递的所述数据是通过移位一组管线寄存器进行的。
16.根据权利要求15所述的方法，其中：
所述一组管线寄存器是一组两级移位寄存器。
17.根据权利要求11所述的方法，其中所述非易失性存储器是快闪EEPROM。
18.根据权利要求11所述的方法，其中所述非易失性存储器包括在存储卡中。
19.根据权利要求11到18中任一权利要求所述的方法，其中所述非易失性存储器的各个存储单位每一者存储两个存储器状态之一。
20.根据权利要求11到18中任一权利要求所述的方法，其中所述非易失性存储器的各个存储单位每一者存储两个以上存储器状态之一。
21.一种非易失性存储器，其包括：
非易失性存储单位的存储器阵列，其被划分成用户阵列部分和冗余阵列部分，使得所述用户阵列部分中的缺陷位置可由所述冗余阵列部分中的冗余位置替换；
存取电路群组，其包括用于锁存与所述用户阵列部分和所述冗余阵列部分两者相关联的数据的数据锁存器群组；
数据总线，其耦合到所述数据锁存器群组，且具有数据输出总线和数据输入总线；
缺陷图缓冲器，其用于存储所述用户阵列部分的缺陷位置的列表；
数据缓冲器，其耦合在所述数据输出总线与所述数据输入总线之间；以及
控制电路，其控制冗余数据穿过所述数据缓冲器在所述冗余阵列部分的所述数据锁存器与所述缺陷图缓冲器中列出的对应缺陷存储器位置的数据锁存器之间的传递。
22.根据权利要求21所述的非易失性存储器，其中：
所述用户阵列部分和冗余阵列部分可通过行和列寻址；且
所述缺陷位置是可由来自所述冗余阵列部分的冗余列替换的缺陷列。
23.根据权利要求21所述的非易失性存储器，其中：
所述数据缓冲器是一组用于从所述数据输出总线接收数据并将所述数据输出到所述数据输入总线的管线移位寄存器。
24.根据权利要求23所述的非易失性存储器，其中：
所述一组管线移位寄存器是一组两级移位寄存器。
25.根据权利要求21所述的非易失性存储器，其中：
所述控制电路在读取操作期间控制将冗余数据从所述冗余阵列部分的所述数据锁存器穿过所述数据缓冲器缓冲到在所述缺陷图缓冲器中列出的对应缺陷存储器位置的数据锁存器。
26.根据权利要求21所述的非易失性存储器，其中：
所述控制电路在写入操作期间控制将数据从对应于在所述缺陷图缓冲器中列出的缺陷存储器位置的所述用户阵列部分的所述数据锁存器穿过所述数据缓冲器缓冲到对应冗余阵列部分的所述数据锁存器。
27.根据权利要求21所述的非易失性存储器，其中：
所述控制电路在写入操作期间控制设置对应于在所述缺陷图缓冲器中列出的缺陷存储器位置的所述用户阵列部分的所述数据锁存器，以指示用于不编程的条件。
28.根据权利要求21所述的非易失性存储器，其中：
所述存储器阵列可由一端上的存取电路群组及其另一端上的另一存取电路群组存取。
29.根据权利要求21所述的非易失性存储器，其中所述非易失性存储器是快闪EEPROM。
30.根据权利要求21所述的非易失性存储器，其中所述非易失性存储器包括在存储卡中。
31.一种非易失性存储器，其包括：
非易失性存储单位的存储器阵列，其被划分成用户阵列部分和冗余阵列部分，使得所述用户阵列部分中的缺陷位置可由所述冗余阵列部分中的冗余位置替换；
存取电路群组，其包含用于锁存与所述用户阵列部分和所述冗余阵列部分两者相关联的数据的数据锁存器群组；
数据总线，其耦合到所述数据锁存器群组，且具有数据输出总线和数据输入总线；
缺陷图缓冲器，其用于存储所述用户阵列部分的缺陷位置的列表；以及
用于在所述冗余阵列部分的所述数据锁存器与在所述缺陷图缓冲器中列出的对应缺陷存储器位置的数据锁存器之间传递冗余数据的装置。
32.根据权利要求21到31中任一权利要求所述的非易失性存储器，其中所述非易失性存储器的各个存储单位每一者存储两个存储器状态之一。
33.根据权利要求21到31中任一权利要求所述的非易失性存储器，其中所述非易失性存储器的各个存储单位每一者存储两个以上存储器状态之一。
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