CN101369458A - 对非易失性存储器进行编程的方法及装置 - Google Patents
对非易失性存储器进行编程的方法及装置 Download PDFInfo
- Publication number
- CN101369458A CN101369458A CNA2008102106359A CN200810210635A CN101369458A CN 101369458 A CN101369458 A CN 101369458A CN A2008102106359 A CNA2008102106359 A CN A2008102106359A CN 200810210635 A CN200810210635 A CN 200810210635A CN 101369458 A CN101369458 A CN 101369458A
- Authority
- CN
- China
- Prior art keywords
- storage unit
- memory array
- nand memory
- programming
- bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 126
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000003860 storage Methods 0.000 claims description 66
- 230000008859 change Effects 0.000 claims description 19
- 230000004888 barrier function Effects 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000011232 storage material Substances 0.000 claims description 6
- 230000005641 tunneling Effects 0.000 description 49
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 32
- 239000000377 silicon dioxide Substances 0.000 description 15
- 235000012239 silicon dioxide Nutrition 0.000 description 13
- 230000008569 process Effects 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 230000005684 electric field Effects 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000002905 metal composite material Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000002105 nanoparticle Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910019899 RuO Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本文涉及对非易失性存储器进行编程的方法及装置。本发明披露一种非易失性存储器，其具有执行编程操作的逻辑，此编程操作控制一连串的编程调整偏压以对该存储器阵列内至少一被选取且具有数据的存储单元进行编程。此一连串的编程调整偏压包含送至该存储单元的多组变动栅极偏压值。
Description
相关申请的交叉引用
本发明要求于2007年8月13日提交的美国专利临时申请案第60/955392号的优先权，其全部内容以引用方式合并于本文中。
技术领域
本发明涉及对非易失性存储器阵列进行编程的技术。
背景技术
非易失性存储单元的编程操作因为编程干扰而变得复杂。在此编程指增加电荷至，或自移除电荷，在一存储器阵列内所选取的存储单元，其与无差异性的擦除操作不同，擦除操作通常重新设定一整段的存储单元为相同的电荷储存状态。本发明包含了装置以及方法，其中编程指造成在电荷储存结构内所储存的总电荷变得更正或更负，且装置及方法中的擦除指造成在电荷储存结构内储存的总电荷变得更正或更负。在此编程干扰效应中，编程一个选取的存储单元造成编程未选取的存储单元的副作用。
发明内容
本发明的一目的在于提供一非易失性存储器集成电路，其具有一存储器阵列、多条字线、多条位线、以及耦合至该存储器阵列的逻辑。
该存储器阵列具有多个行。各个行包含被排列成一串的多个存储单元，此串存储单元具有一个第一末端以及一个第二末端。在许多个实施例中，以NAND阵列实施此串存储单元。各个存储单元具有一个半导体基底，其具有源极和漏极区域、储存至少一个电荷储存状态的一个电荷储存结构；以及一个以上的介电结构。在栅极下方的此阵列内各个NAND串的半导体基底可能是有接面的也可能是没有接面的。此沟道区域可能具有N型或P型导电态之一。在各种的实施例中，此电荷储存结构包含介电电荷储存材料或多晶硅。
此介电结构至少部分是在此电荷储存结构以及此半导体基底之间，且至少部分是在此电荷储存结构以及此栅极之间。
在某些实施例中，此介电结构包含一个隧穿介电层、一个第一阻障介电层、以及一个第二阻障介电层。此第一阻障介电层接触此电荷储存层。此隧穿介电层及此第二阻障介电层接触不同一个的，此栅极和此半导体基底的一层沟道表面之一。在其他的实施例中，可以是用任一种浮动栅极、电荷储存、和纳米粒子材料以作为介电电荷储存材料。
此存储单元的各种不同的实施例可以是n沟道元件或是p沟道元件。
此多条字线为送至此存储器阵列的存储单元的栅极偏压来源。
此多条位线存取此存储单元串的其中一个末端。
耦合至此存储器阵列的逻辑执行操作的方式是通过控制至少此多条字线及存储单元串内此第一和第二末端的调整偏压。而其中一个操作是编程操作。
此编程操作控制一连串的编程调整偏压以对此存储器阵列内至少一个被选取且具有数据的存储单元进行编程。此一连串的编程调整偏压包含送至此存储单元的多组变动栅极偏压值。施加第一组的变动栅极偏压值，至少部分是经由一条被选取的字线，至包含被选取的存储单元的列。施加第二组的变动栅极偏压值，至少部分是经由除了此被选取字线外的其他字线之一，至包含未被选取的存储单元的列。回应此编程的操作，此被选取的存储单元的电荷储存结构的电荷储存状态即呈现数据。
此一连串的编程调整偏压还包含：施加一行选择栅极偏压至此多条字线的一条行选择字线；施加一个第一位线偏压至此非易失性NAND存储器阵列的一行被选取的NAND，其中此被选取的NAND行包含此被选取的存储单元；以及施加一个第二位线偏压至此非易失性NAND存储器阵列的未被选取的NAND行，其中此未被选取的NAND行不包含此被选取的存储单元。
因为此一连串的编程调整偏压，在此未被选取的NAND行内，接收此行选择栅极偏压的导通晶体管关闭。这是「自我升压」的结果。
被施加至此存储单元的第一字线的此多组变动栅极偏压值，其中此第一字线被选取进行编程，以及通过此第一字线的其他字线，对于降低此编程干扰效应是很有帮助的。编程干扰即为未被选取进行编程的存储单元的临界电压产生漂移，这是由编程操作所造成的。在某些实施例中，一个未被选取作编程且未自被选取作编程的存储单元的字线接收栅极偏压的存储单元，其被编程干扰的强度小于1伏特。
在某些实施例中，第一组变动栅极偏压值(例如，施加至此被选取存储单元的第一字线)，初始值介于6伏特至13伏特，再接着施加以介于0.1伏特至0.5伏特强度且介于0.1微秒至20微秒周期的阶级偏压。在其他的实施例中，可以是以负值的阶级偏压，加到一个负值的字线偏压。
在某些实施例中，第二组变动栅极偏压值(例如，施加至不被选取的存储单元的第二字线)，初始值介于6伏特至13伏特，再接着以介于0.1伏特至0.5伏特的阶级偏压强度，以及各个值以介于0.1微秒至20微秒的周期被施加。
在某些实施例中偏压此位线此存储单元的自我升压以降低编程干扰。例如，施加一个第一位线偏压到被耦合至一行存储单元的一个第一位线，其中此行存储单元包含此被选取且经历编程的存储单元。以及，被施加另一个位线偏压到被耦合至存储单元的行的其他位线，其中这些存储单元的行不包含此被选取且经历编程的存储单元，且此位线偏压介于此第一位线偏压及之第一组变动栅极偏压值，以及此组偏压值被施加到经历编程的此被选取存储单元的字线。
本发明的另一目的是提供一种操作在此描述的非易失性存储器集成电路的方法。
其他方法实施例包含的技术变化如下所述。
附图说明
图1描述串联的n沟道存储单元行其经历一个具有自我升压的编程操作；
图2-4描述对于一连串施加至于图1所示中经历一个具有自我升压编程操作的串联存储单元栅极偏压值对时间的变化；
图5-7描述对于一连串施加至于图1所示中经历一个具有自我升压编程操作的串联存储单元栅极偏压值对时间的变化，其改善了电压干扰；
图8描述串联p沟道存储单元行其经历具有自我升压的一编程操作；
图9-10描述对于一连串施加至于图8所示中经历一个具有自我升压编程操作的串联存储单元栅极偏压值对时间的变化，其改善了电压干扰；
图11-12描述对于一连串施加至于图8所示中经历一个具有自我升压编程操作的在串联存储单元的行内被不均偏压的存储单元，其临界偏压改变对时间的变化；
图13描述一个编程操作的范例的演算法；
图14为一个方块图，其描述一个串联存储单元其经历一个改良且具有自我升压的编程操作；
图15A-D描述一电荷状态的多个相异可能逻辑状态的各种范例排列；
图16依据本发明的一个实施例为一个被编程的存储单元的简化图示；
图17为一个隧穿介电层的一个能带图其包含在低电场下的能带补偿技术；
图18为一个隧穿介电层的一个能带图其包含在高电场下的能带补偿技术。
【主要元件符号说明】
1301 编程启始
1305 N次编程脉冲
1307 确认N次编程脉冲
1311 编程结束
1400 存储器阵列
1401 列解码器
1402 字线
1403 行解码器
1404 位线
1405 汇流排
1406 感应放大器/数据输入结构
1407 数据汇流排
1408 偏压调整供应电压
1409 偏压调整状态机构
1411 数据输入线
1415 数据输出线
1450 集成电路
1501 状态1
1502 状态0
1511 状态11
1512 状态10
1513 状态01
1514 状态00
1521 状态111
1522 状态110
1523 状态001
1524 状态000
1531 状态1111
1532 状态1110
1533 状态0001
1534 状态0000
10 沟道
10a 表面
11 源极
12 漏极
13 二氧化硅组成的第一层
14 氮化硅组成的一层
15 二氧化硅组成的第二层
16 电荷储存层
17 阻障介电层
18 栅极
30-34 区域
37 价带能阶的增加
38 价带能阶的降低
具体实施方式
图1描述多行串联的n沟道存储单元，其经历一个具有自我升压(self-boosting)的编程操作。在此描述了两行串联的存储单元，其各自具有两个末端。此两行的一个末端连接至源极偏压线，在此所示具有一个浮动的电压。此两行的另一端连接至不同的位线BL1及BL2。位线BL1具有一个接地电压，以及位线BL2具有一个电压VCC。串联的n沟道存储单元行自多条字线接收栅极偏压，其标示为SSL(串选择线)、WL1、…、WL7、WL8、…、WL16、及GSL(地选择线)。字线SSL具有偏压VCC。字线GSL具有一个接地偏压。字线WL7具有电压VPGM。其他的字线WL#(但不包含WL7)具有一个电压VPASS。某些的存储单元则标示“A”、“B”、“C”、及“D”。
图2-4描述偏压对时间的变化曲线，此偏压指对于一连串施加至，于图1所示中，经历一个具有自我升压编程操作的串联存储单元的栅极偏压值。尤其是，图2描述了一个第一编程脉冲，图3描述了一个第二编程脉冲，且图4描述一个第三编程脉冲。
于图2中，描述VPGM和VPASS均为10微秒的脉冲，且是在VCC的脉冲之后5微秒才开始。相对于图2，在图3中VPGM脉冲的值增加了0.2伏特。相对于图2，在图4中VPGM脉冲的值增加了0.4伏特。这种编程的方法称作增阶型脉冲编程(ISPP)方法。
图5-7描述偏压对时间的变化曲线，其中此偏压指对于一连串施加至，于图1所示中，经历一个具有自我升压编程操作的串联存储单元的栅极偏压值，其中此操作改善了电压干扰。尤其是，图5描述一个第一编程脉冲，图6描述一个第二编程脉冲，且图7描述一个第三编程脉冲。
在图5中，描述VPGM和VPASS均为10微秒的脉冲，且是在VCC的脉冲之后5微秒才开始。相对于图5，在图6中VPGM脉冲的值增加了0.2伏特；并且，相对于图5，VPASS脉冲的值增加了0.1伏特。相对于图5，在图7中VPGM脉冲的值增加了0.4伏特；相对于图5，VPASS脉冲的值增加了0.2伏特。
在某些实施例中，VPGM(第一组变动栅极偏压值，例如，施加至此被选取存储单元的第一字线)，初始值介于6伏特至13伏特，再接着施加以介于0.1伏特至0.5伏特强度且介于0.1微秒至20微秒周期的阶级偏压。在其他的实施例中，可以是以负值的阶级偏压，加到一个负值的字线偏压。
在某些实施例中，VPASS(第二组变动栅极偏压值，例如，施加至未被选取的存储单元的第二字线)，初始值介于6伏特至13伏特，再接着以介于0.1伏特至0.5伏特的阶级偏压强度，以及各个值以介于0.1微秒至20微秒的周期被施加。
图8描述串联p沟道存储单元行，其经历了具有自我升压的编程操作。字线名称及位线名称的排列是和图1一样的。然而，因为此存储单元不是n沟道而是p沟道，此偏压也有所不同。例如，位线BL2及字线SSL具有偏压-VCC。
图9-10描述偏压对时间的关系，此偏压指对于一连串施加至，于图8所示中，经历一个具有自我升压编程操作的串联存储单元的栅极偏压值，其中此操作改善了电压干扰。
在图9中，描述在-VCC的脉冲下，VPGM和VPASS皆为10微秒的脉冲。相对于图9，在图10中VPGM脉冲的值减少了(即，变得更负)-0.2伏特；相对于图9，VPASS脉冲的值减少了(即，变得更负)-0.1伏特。
图11-12描述临界电压改变对时间所作的曲线图，在串联存储单元的行内被施加偏压的不同存储单元其临界电压的改变，其中这些被偏压的不同存储单元经历了依据此ISPP方法的具有自我升压编程的操作，例如于图1所示。
图11描述在大约8微秒的时间内临界电压改变对时间的曲线，其中曲线是对于类似图2-4的具有自我升压的编程操作来作图。在图1内未定义的偏压如下所述。位线BL2的偏压VCC为3.3伏特。字线WL7的偏压VPGM为16伏特。其他字线WL#(但不包含WL7)的偏压VPASS为定值9伏特。曲线1101代表存储单元“A”，其上升至约3.5伏特。曲线1103代表存储单元“B”，其上升至约1.5伏特。曲线1105代表存储单元“C”，其维持在0伏特。曲线1107代表存储单元“D”，其维持在0伏特。曲线1103的末端显示一个1.5伏特的编程干扰。
图12描述在大约8微秒的时间内临界电压改变对时间的曲线，其中曲线是对于类似图5-7的具有自我升压的编程操作来作图。在图1未定义的偏压如下所述。位线BL2的偏压VCC为3.3伏特。字线WL7的偏压VPGM为16伏特。其他字线WL#(但不包含WL7)的偏压VPASS为起始于9伏特，且以0.3伏特阶级式地增加。曲线1201代表存储单元“A”，其上升至约3.5伏特。曲线1203代表存储单元“B”，其上升至约0.9伏特。曲线1205代表存储单元“C”，其维持在0伏特。曲线1207代表存储单元“D”，其维持在0伏特。曲线1203的末端显示一个0.9伏特的编程干扰，和图11所述的1.5伏特相比是显著的改进。因此，编程干扰被降低了40％。
图13描述一个编程操作范例的演算法。编程操作起始于1301，然后，一连串的编程脉冲1305被重复地实施，直到确认了编程脉冲1307是成功时，接着编程操作结束于方块1311。
图14为描述串联存储单元行，其经历一个改良且具有自我升压的编程操作的方块图。
集成电路1450包含一个存储器阵列1400，其使用在一个半导体基底上的存储单元实施。位址在汇流排1405上被提供至行解码器1403及列解码器1401。在方块1406内的感应放大器及数据输入结构经由数据汇流排1407被耦合至行解码器。列解码器1401经由多条字线1402被耦合至沿着在存储器阵列1400内排列的列。行解码器1403经由多条位线1404被耦合至沿着存储器阵列1400内排列的行。数据经由数据输入线1411自集成电路1450上的输入/输出端，或自其他在集成电路1450内部或外部的数据来源，传至在方块1406内的数据输入结构。数据经由数据输出线1415自方块1406被提供至集成电路1450上的输入/输出端，或至其他集成电路1450内部或外部的数据输出。集成电路1450可能还包含操控任务功能的电路而非具有电阻性元件的非易失性储存器(在此未显示)。偏压调整状态机构1409控制了偏压调整供应电压1408的施加，包含减少或消除的编程干扰。
图15A-D描述一电荷状态的多个相异可能逻辑状态的各种范例排列。图15A、15B、15C、及15D为临界状态的概要图示，其分别相对应1位、2位、3位及4位。图15A为二阶的临界状态操作的概要图示。共有两个状态，为状态11501及状态0 1502。图15B为四阶的临界状态操作的概要图示。共有四个状态，为状态11 1511、状态101 512、状态011 513及状态001 514。图15C为八阶的临界状态操作的概要图示。共有八个状态，其中在此描述四个状态，为状态111 1521、状态110 1522、状态001 1523、及状态000 1524。图15D为十六阶的临界状态操作的概要图示。共有十六个状态，其中在此描述四个状态，为状态1111 1531、状态1110 1532、状态00011533、及状态0000 1534。图15B、15C、及15D的临界状态概要图显示多阶存储单元应用可能的实施方式，其被施加至一个存储单元的单一电荷储存状态。不同的载子移动过程可以被施加在不同部分的临界电压区间。例如，经由空穴注入编程的载子移动过程可以对具有较低临界电压的临界状态进行编程，经由电子注入编程的载子移动过程可以对具有较高临界电压的临界状态进行编程，并且，一个重设过程则可以对具有一个中等临界电压的临界状态进行编程。其他的实施例则是应用具有每电荷储存状态一位元的单一阶级的存储单元技术实施。
图16为一个电荷储存存储单元的概要图示，此存储单元采用一个阻障介电层以及一个能隙工程介电隧穿层。此存储单元包含在一个半导体主体内的一个沟道10和邻近此沟道的一个源极11和一个漏极12。
在此实施例中，一个栅极18包含P+多晶硅，然而，也可以是N+多晶硅。在其他的实施例中，栅极18可以是采用金属、金属复合物或金属和金属复合物的组成，例如铂、氮化钽，硅化金属，铝或其他金属或金属复合物栅极材料(例如，从Ti、TiN、Ta、Ru、Ir、RuO2、IrO2、W、WN到其他的材料)。在某些应用中，最好是使用具有高于4eV功函数的材料，最好是高于4.5eV。有许多种不同功函数的材料适合作为栅极端，可以参考美国专利第6912163号的描述。这些材料通常是用溅镀或是物理式的气相沉积技术，且可以使用反应离子蚀刻以被图案化。
在图16内所描述的实施例中，此能隙工程介电隧穿层包含了一层复合材料，其包含沟道10的表面10a上二氧化硅组成的第一层13作为空穴隧穿层，其中此层可以使用，例如，具有选择性氮化工艺的原状蒸汽产生，其中此选择性氮化工艺可以用一个后沉积NO退火或在沉积时用加入NO到周围气氛的技术完成。以二氧化硅组成的第一层13的厚度小于20埃，且最好是15埃以下。在代表性的实施例中乃是采用10埃或12埃的厚度。
由氮化硅组成的一层14，其作为一层能带补偿层，覆盖在由二氧化硅组成的第一层13之上，且采用，例如，低压化学气相沉积LPCVD技术形成，其中此技术使用，例如，在摄氏680度下使用二氯硅烷DCS及NH3前置物。若使用另一工艺，此能带补偿层包含氮氧化硅，其使用一个采用N2O前置物的类似工艺。由氮化硅组成的此层14的厚度小于30埃，且最好是在25埃以下。
由二氧化硅组成的第二层15，其作为一层绝缘层，覆盖在由氮化硅组成的层14上，其使用，例如，LPCVD高温氧化HTO沉积来形成。由二氧化硅组成的第二层15的厚度小于35埃，且最好是在25埃以下。
在此实施例中，一层电荷储存层16包含氮化硅，其具有大于50埃的厚度，在此实施例中，例如使用LPCVD形成约70埃的厚度。其他的介电电荷储存材料及结构可能采用，例如包含，氮氧化硅(SixOyNz)、富含硅的氮化物、富含硅的氧化物，储存层可以包含嵌入式纳米颗粒等等。许多不同介电电荷储存材料的数据可以参考Bhattacharyya在2006年11月23日发表的美国专利申请公开案，第2006/0261401 A1号，其标题为“Novel Low PowerNon-Volatile Memory and Gate Stack”。
在此实施例中，此阻障介电层17包含一层缓冲层。此由二氧化硅组成的缓冲层，通过一个湿熔炉氧化工艺，可自氮化物经由湿反转形成。其他的实施例可用高温氧化(HTO)或LPCVD SiO2而实现。氧化铝(高k值的覆盖层)层可使用原子气相沉积方法形成，其以约为摄氏900度下60秒的后续快速热退火强化此薄膜。
在一个代表性的实施例中，第一层可以为13埃的二氧化硅；能带补偿层可以为20埃的氮化硅；绝缘层可以是25埃的二氧化硅；电荷储存层16可以是70埃的氮化硅；且阻障介电层17可以是介于40到60埃的氧化硅。此栅极材料可以是P+多晶硅(其功函数约为5.1eV)。
图17描述一个介电隧穿结构，在低电场下其能带图中传导带与价带的能阶，其中此结构包含图16中层13-15的堆叠。此图显示了一个U型的传导带以及一个倒U型的价带。由右侧开始，对于此半导体基底的能隙在区域30中描述，对于空穴隧穿层的价带和传导带在区域31中描述，对于补偿层的能隙在区域32中描述，对于绝缘层的价带和传导带在区域33中描述，以及对于此电荷储存层的价带和传导带在区域34中描述。电子以带负号的圆圈表示，因为在区域31、32、及33内所有隧穿介电层的传导带相对于电荷储存层的能阶而言是较高的，在电荷储存区域34内的电子无法隧穿到沟道内的传导带。电子隧穿的机会则是和，在此隧穿介电层内此U型传导带之下与在位于对此沟道储存能阶高度的水平线之上，的面积相关。因此在低电场的情况下，电子隧穿是不太可能发生的。同样地，在区域30里沟道的价带内的空穴被区域31、32及33所有的厚度阻障，而无法隧穿至电荷储存层(区域34)，以及在隧穿界面的高空穴隧穿能障高度。空穴隧穿的机会则是和，在此隧穿介电层内此倒U型价带之上与在位于对此电荷隧穿层沟道的能阶高度的水平线之下，的面积相关。因此在低电场的情况下，空穴隧穿是不太可能发生的。在此代表性的实施例中，其中此空穴隧穿层包含二氧化硅，具有约4.5eV的一空穴隧穿能障高度以防止空穴隧穿。在氮化硅内的价带维持低于此沟道的价带1.9eV。因此，在区域31、32、及33内所有隧穿介电结构的价带维持大幅低于在沟道区域30内的价带。在此描述的此隧穿层因此具有能带补偿的特征，包含一个相对大的空穴隧穿能障高度，其中此隧穿能障高度位于具有此半导体基底的界面的一薄层(区域31)，以及一价带能阶的增加37，其位于和此沟道表面分隔小于2纳米的一第一位置。此能带补偿特征还包含在价带能阶的降低38，其位于和此沟道通过提供相对高隧穿能障高度材料的一薄层(区域33)所分隔的一第二位置，而造成此倒U型的价带形状。同样地，传导带因选择相同的材料而为U型。
图18为，当隧穿区域31约有12MV/cm的电场以诱发空穴隧穿(如同所述，O1层的厚度约为15埃)时，隧穿介电结构所对应的能带图。在此电场下，价带的曲线自沟道表面开始向上攀升。因此，在和此沟道表面相隔的补偿距离下，此隧穿介电结构内价带的能带能阶会大幅地增加，并且在此表示中，超越了沟道区域内价带的能带能量(band energy)。因此，若是在此隧穿堆叠内，位于此沟道内的此价带的能阶之间且位于此倾斜的倒U型价带之上的面积(在此图中灰阶的部分)降低了，空穴隧穿的机率就会大幅地增加。此能带补偿以相对小的电场(例如E<14MV/cm)有效地消除了在区域32内此补偿层以及在区域33内绝缘层的阻障功能，使得隧穿介电层在大电场下会允许大空穴隧穿电流。
绝缘层(区域33)将补偿层(区域32)和一个电荷储存层(区域34)隔绝开来。这将会增加在低电场下对于电子和空穴二者的有效阻障能力，而改善了电荷保存。
在此实施例中补偿层(区域32)必需够薄到可以使得可以忽略电荷储存的效率。以及，此补偿层为介电性的而不是传导性的。因此，对于采用氮化硅的实施例，此补偿层的厚度应小于30埃，且最好是在约25埃以下。
对于采用二氧化硅的实施例，空穴隧穿区域31的厚度应该小于20埃，且最好是小于15埃的厚度。例如，在一个较佳实施例中，空穴隧穿区域31为约13埃或10埃厚的二氧化硅，且经过一个氮化工艺的处理，其同上所述，生成了一层超薄的氮氧化硅。
在本发明的实施例中，此隧穿介电层可以利用一个氧化硅、氮氧化硅及氮化硅的复合物来实施，只要此复合物可以造成此所求的倒U型价带，其在和此沟道表面的此补偿距离下具有在价带能阶内的改变，且此改变对有效的空穴隧穿而言是必需的，就不需准确地在各层之间转换。
此介电隧穿层的描述集中在「空穴隧穿」上而不是电子隧穿上，是因为此技术已经解决了关于在SONOS型存储器内需要依赖空穴隧穿的问题。例如，由二氧化硅组成且薄到可以支持在实用速率下的空穴隧穿的一个隧穿介电层将过薄而无法阻障由电子隧穿造成的漏电流。然而，此工程的效应也改善了电子隧穿的表现。所以，采用电子隧穿的编程以及采用空穴隧穿的擦除均因为使用能隙工程大幅地改善。
本发明的前述优选实施例及范例的详细描述用来说明本发明，应了解这些范例是用来描述本发明而不是用来限制本发明的。对于本领域技术人员而言，在不脱离本发明的精神及范围下，上述的实施例可以很容易地被调整及组合。本发明的精神及范围由所附的权利要求书来定义。
Claims (19)
1.一种对集成电路进行编程的装置，其特征在于，包含：
一非易失性NAND存储器阵列；
多条字线作为送至所述非易失性NAND存储器阵列的栅极偏压的来源；及
一耦合至所述非易失性NAND存储器阵列的逻辑，所述逻辑通过控制所述多条字线及所述非易失性NAND存储器阵列的调整偏压来执行操作，所述操作包含：
一编程操作，其控制一连串的编程调整偏压以对所述非易失性NAND存储器阵列的至少一个被选取的存储单元进行编程；
其中所述一连串的编程调整偏压包含：
施加第一组的变动栅极偏压值，至少部分是经由所述多条字线的一第一字线，至所述非易失性NAND存储器阵列包含被选取的存储单元的列，
施加第二组的变动栅极偏压值，至少部分是经由所述多条字线之除所述第一字线外的其他字线之一，至所述非易失性NAND存储器阵列包含未被选取的存储单元的列；
一第一位线偏压，其被施加至所述非易失性NAND存储器阵列的一被选取的NAND行，其中所述被选取的NAND行包含所述选取的存储单元；以及
一第二位线偏压，其被施加至所述非易失性NAND存储器阵列的未被选取的NAND行之一，其中所述未被选取的NAND行之一并不包含所述被选取的存储单元。
2.如权利要求1所述的装置，其特征在于，所述非易失性NAND存储器阵列的未被选取作编程且未自所述第一字线接收栅极偏压的一存储单元，其被编程干扰的强度小于1伏特。
3.如权利要求1所述的装置，其特征在于，所述第一组或第二组变动栅极偏压值具有一阶级偏压强度，其介于0.1伏特至0.5伏特之间。
4.如权利要求1所述的装置，其特征在于，施加于所述第一组或第二组变动栅极偏压值的每一周期介于0.1微秒至20微秒之间。
5.如权利要求1所述的装置，其特征在于，所述第一组或第二组变动栅极偏压值初始为介于6伏特至13伏特之间。
6.如权利要求1所述的装置，其特征在于，所述非易失性NAND存储器阵列的一存储单元具有一电荷储存结构，其包含多晶硅或介电电荷储存材料。
7.如权利要求1所述的装置，其特征在于，所述非易失性NAND存储器阵列的一存储单元具有一个以上的介电结构，其包含：
一隧穿介电层，其接触一栅极及一半导体基底的一沟道表面之一；
一阻障介电层，其接触一电荷储存层，所述阻障介电层包含接触所述电荷储存层的一第一层及接触所述栅极及所述沟道表面的另一者的一第二层。
8.如权利要求1所述的装置，其特征在于，所述非易失性NAND存储器阵列包含多行，所述多行内各行包含多个存储单元，所述多个存储单元被排列在具有一第一末端及一第二末端的一串内，以及所述多个存储单元的各个存储单元包含：
一半导体基底，其包含源极及漏极区域；
一电荷储存结构，其储存至少一电荷储存状态；
一个以上的介电结构，其至少部分位于所述电荷储存结构及所述半导体基底之间，且至少部分位于所述电荷储存结构及一栅极之间。
9.如权利要求1所述的装置，其特征在于，在所述第一及第二组变动栅极偏压值内接续的值被施加以重试编程，以回应无法确认在所述被选取的存储单元内所述数据的编程是成功时。
10.一种对集成电路进行编程的方法，其特征在于，包含：
执行一编程操作，其控制至少以下二者的一连串的编程调整偏压：
i)多条字线作为栅极偏压的一来源，所述栅极偏压被送至所述集成电路的一非易失性NAND存储器阵列的存储单元；及
ii)多条位线，其电连接至所述非易失性NAND存储器阵列的多个NAND行，以对所述非易失性NAND存储器阵列的至少一被选取的存储单元进行编程，
其中控制所述一连串的编程调整偏压包含：
施加第一组的变动栅极偏压值，至少部分是经由所述多条字线的一第一字线，至所述非易失性NAND存储器阵列包含被选取的存储单元的列，
施加第二组的变动栅极偏压值，至少部分是经由所述多条字线之除所述第一字线外的其他字线之一，至所述非易失性NAND存储器阵列包含未被选取的存储单元的列；
施加一第一位线偏压至所述非易失性NAND存储器阵列的一被选取的NAND行，其中所述被选取的NAND行包含所述选取的存储单元；以及
施加一第二位线偏压至所述非易失性NAND存储器阵列未被选取的NAND行之一，其中所述未被选取的NAND行之一不包含所述被选取的存储单元。
11.如权利要求10所述的方法，其特征在于，所述非易失性NAND存储器阵列的一存储单元，其被编程干扰的强度小于1伏特，其中所述存储单元未被选取作编程且自所述第一字线接收栅极偏压。
12.如权利要求10所述的方法，其特征在于，所述第一组或第二组变动栅极偏压值具有一阶级偏压强度，其介于0.1伏特至0.5伏特之间。
13.如权利要求10所述的方法，其特征在于，施加所述第一组或第二组变动栅极偏压值的每一周期介于0.1微秒至20微秒之间。
14.如权利要求10所述的方法，其特征在于，所述第一组或第二组变动栅极偏压值初始为介于6伏特至13伏特之间。
15.如权利要求10所述的方法，其特征在于，所述非易失性NAND存储器阵列的一存储单元具有一电荷储存结构，其包含多晶硅或介电电荷储存材料。
16.如权利要求10所述的方法，其特征在于，所述非易失性NAND存储器阵列的一存储单元具有一个以上的介电结构，其包含：
一隧穿介电层，其接触一栅极及一半导体基底的一沟道表面之一；
一阻障介电层，其接触一电荷储存层，所述阻障介电层包含接触所述电荷储存层的一第一层及接触所述栅极及所述沟道表面的另一者的一第二层。
17.如权利要求10所述的方法，其特征在于，所述非易失性NAND存储器阵列包含多行，所述多行内各行包含多个存储单元，所述多个存储单元被排列在具有一第一末端及一第二末端的一串内，以及所述多个存储单元的每个存储单元包含：
一半导体基底，其包含源极及漏极区域；
一电荷储存结构，其储存至少一电荷储存状态；
一个以上的介电结构，其至少部分位于所述电荷储存结构及所述半导体基底之间，且至少部分位于所述电荷储存结构及一栅极之间。
18.如权利要求10所述的方法，其特征在于，在所述第一及第二组变动栅极偏压值内接续的值被施加以重试编程，以回应无法确认在所述被选取的存储单元内所述数据的编程是成功时。
19.一种对非易失性存储器集成电路进行编程的装置，其特征在于，包含：
用于执行一编程操作的装置，所述编程操作控制至少以下二者的一连串的编程调整偏压：
i)多条字线作为栅极偏压的一来源，所述栅极偏压被送至所述非易失性存储器集成电路的一非易失性NAND存储器阵列的存储单元；及
ii)多条位线，其电连接至所述非易失性NAND存储器阵列的多个NAND行，以对所述非易失性NAND存储器阵列的至少一被选取的存储单元进行编程，
其中控制所述一连串的编程调整偏压包含：
施加第一组的变动栅极偏压值，其中至少部分经由所述多条字线的一被选取的字线，至所述非易失性NAND存储器阵列包含被选取的存储单元的列，
施加第二组的变动栅极偏压值，其中至少部分经由所述多条字线的未被选取的字线，至所述非易失性NAND存储器阵列的包含未被选取的存储单元列；
施加一行选择栅极偏压至所述多条字线的一行选择字线；
施加一第一位线偏压至所述非易失性NAND存储器阵列的一被选取的NAND行，其中所述被选取的NAND行包含所述被选取的存储单元，
施加一第二位线偏压至所述非易失性NAND存储器阵列的一未被选取的NAND行，其中所述未被选取的NAND行不包含所述被选取的存储单元，
因此关闭在所述未被选取的NAND行内的导通晶体管，其中所述导通晶体管接收所述行选择栅极偏压。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US95539207P | 2007-08-13 | 2007-08-13 | |
| US60/955,392 | 2007-08-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101369458A true CN101369458A (zh) | 2009-02-18 |
| CN101369458B CN101369458B (zh) | 2011-02-23 |
Family
ID=40362823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008102106359A Active CN101369458B (zh) | 2007-08-13 | 2008-08-13 | 对非易失性存储器进行编程的方法及装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7701769B2 (zh) |
| CN (1) | CN101369458B (zh) |
| TW (1) | TWI397915B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107077878A (zh) * | 2014-09-24 | 2017-08-18 | Neo半导体公司 | 利用能够执行nvm及dram功能的存储器储存信息的方法及设备 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7701769B2 (en) * | 2007-08-13 | 2010-04-20 | Macronix International Co., Ltd. | Method and apparatus for programming nonvolatile memory |
| US8531886B2 (en) | 2010-06-10 | 2013-09-10 | Macronix International Co., Ltd. | Hot carrier programming in NAND flash |
| US8947939B2 (en) | 2010-09-30 | 2015-02-03 | Macronix International Co., Ltd. | Low voltage programming in NAND flash |
| TWI473098B (zh) * | 2010-11-12 | 2015-02-11 | Macronix Int Co Ltd | 反及閘快閃記憶體之低電壓程式化 |
| US8563386B2 (en) | 2010-11-16 | 2013-10-22 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system with bandgap material and method of manufacture thereof |
| US8842479B2 (en) | 2011-10-11 | 2014-09-23 | Macronix International Co., Ltd. | Low voltage programming in NAND flash with two stage source side bias |
| KR101942274B1 (ko) | 2012-02-13 | 2019-01-28 | 삼성전자주식회사 | 저항성 메모리 장치 |
| JP6199835B2 (ja) * | 2014-08-28 | 2017-09-20 | 東芝メモリ株式会社 | 半導体記憶装置及びデータ消去方法 |
| KR20240050458A (ko) * | 2019-12-09 | 2024-04-18 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 메모리 디바이스의 프로그램 교란을 감소시키는 방법 및 이를 이용한 메모리 디바이스 |
| TWI795926B (zh) * | 2021-09-28 | 2023-03-11 | 旺宏電子股份有限公司 | 3d快閃記憶體及其操作方法 |
| US11765901B2 (en) | 2021-09-28 | 2023-09-19 | Macronix International Co., Ltd. | 3D flash memory and operation method thereof |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131391A (ja) * | 1997-07-10 | 1999-02-02 | Sony Corp | 不揮発性半導体記憶装置 |
| US6416556B1 (en) * | 2001-01-08 | 2002-07-09 | Azalea Microelectronics Corporation | Structure and method of operating an array of non-volatile memory cells with source-side programming |
| US20030048662A1 (en) * | 2001-09-07 | 2003-03-13 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory device with improved program inhibition characteristics and method of programming the same |
| US6614070B1 (en) * | 1998-04-16 | 2003-09-02 | Cypress Semiconductor Corporation | Semiconductor non-volatile memory device having a NAND cell structure |
| US20070070701A1 (en) * | 2005-09-23 | 2007-03-29 | Kim Moo-Sung | NAND flash memory device and programming method |
| CN1949393A (zh) * | 2005-10-10 | 2007-04-18 | 海力士半导体有限公司 | 闪存器件的编程方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0172408B1 (ko) * | 1995-12-11 | 1999-03-30 | 김광호 | 다수상태 불휘발성 반도체 메모리 및 그의 구동방법 |
| JPH10320988A (ja) * | 1997-05-23 | 1998-12-04 | Sony Corp | 半導体不揮発性記憶装置、そのデータプログラム方法、およびその製造方法 |
| KR100502412B1 (ko) * | 2002-10-23 | 2005-07-19 | 삼성전자주식회사 | 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 |
| US6859397B2 (en) * | 2003-03-05 | 2005-02-22 | Sandisk Corporation | Source side self boosting technique for non-volatile memory |
| US7023739B2 (en) * | 2003-12-05 | 2006-04-04 | Matrix Semiconductor, Inc. | NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same |
| TWI244166B (en) * | 2004-03-11 | 2005-11-21 | Ememory Technology Inc | A non-volatile memory cell and fabricating method thereof |
| US7196946B2 (en) * | 2005-04-05 | 2007-03-27 | Sandisk Corporation | Compensating for coupling in non-volatile storage |
| US7295478B2 (en) * | 2005-05-12 | 2007-11-13 | Sandisk Corporation | Selective application of program inhibit schemes in non-volatile memory |
| KR100616214B1 (ko) * | 2005-06-30 | 2006-08-28 | 주식회사 하이닉스반도체 | 멀티-레벨 셀을 가지는 플래시 메모리 장치의 프로그램제어 회로 및 그 프로그램 제어 방법 |
| US7576386B2 (en) * | 2005-08-04 | 2009-08-18 | Macronix International Co., Ltd. | Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer |
| KR100742278B1 (ko) * | 2005-11-23 | 2007-07-24 | 삼성전자주식회사 | 향상된 동작 속도 및 듀얼 프로그램 기능을 갖는 낸드플래시 메모리 장치 |
| US7492633B2 (en) * | 2006-06-19 | 2009-02-17 | Sandisk Corporation | System for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines |
| US7489543B1 (en) * | 2007-07-25 | 2009-02-10 | Micron Technology, Inc. | Programming multilevel cell memory arrays |
| US7701769B2 (en) * | 2007-08-13 | 2010-04-20 | Macronix International Co., Ltd. | Method and apparatus for programming nonvolatile memory |
-
2008
- 2008-08-08 US US12/188,499 patent/US7701769B2/en active Active
- 2008-08-13 TW TW097130857A patent/TWI397915B/zh active
- 2008-08-13 CN CN2008102106359A patent/CN101369458B/zh active Active
-
2010
- 2010-03-02 US US12/715,996 patent/US8072813B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131391A (ja) * | 1997-07-10 | 1999-02-02 | Sony Corp | 不揮発性半導体記憶装置 |
| US6614070B1 (en) * | 1998-04-16 | 2003-09-02 | Cypress Semiconductor Corporation | Semiconductor non-volatile memory device having a NAND cell structure |
| US6416556B1 (en) * | 2001-01-08 | 2002-07-09 | Azalea Microelectronics Corporation | Structure and method of operating an array of non-volatile memory cells with source-side programming |
| US20030048662A1 (en) * | 2001-09-07 | 2003-03-13 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory device with improved program inhibition characteristics and method of programming the same |
| US20070070701A1 (en) * | 2005-09-23 | 2007-03-29 | Kim Moo-Sung | NAND flash memory device and programming method |
| CN1949393A (zh) * | 2005-10-10 | 2007-04-18 | 海力士半导体有限公司 | 闪存器件的编程方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107077878A (zh) * | 2014-09-24 | 2017-08-18 | Neo半导体公司 | 利用能够执行nvm及dram功能的存储器储存信息的方法及设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100157686A1 (en) | 2010-06-24 |
| TWI397915B (zh) | 2013-06-01 |
| US20090046506A1 (en) | 2009-02-19 |
| TW200907979A (en) | 2009-02-16 |
| CN101369458B (zh) | 2011-02-23 |
| US8072813B2 (en) | 2011-12-06 |
| US7701769B2 (en) | 2010-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101369458A (zh) | 对非易失性存储器进行编程的方法及装置 | |
| JP4869623B2 (ja) | 電荷トラップ不揮発性メモリのための電荷均衡化を有する動作方式 | |
| US7948799B2 (en) | Structure and method of sub-gate NAND memory with bandgap engineered SONOS devices | |
| JP5281849B2 (ja) | 高κキャップ阻止誘電体‐バンドギャップ操作ＳＯＮＯＳ及びＭＯＮＯＳ | |
| JP5049470B2 (ja) | 電荷捕獲型不揮発性メモリのための電荷平衡消去による動作スキーム | |
| CN1855510B (zh) | 集成电路存储器及其操作方法 | |
| CN104246894B (zh) | 降低非易失性存储器单元中的编程干扰的方法 | |
| CN100539194C (zh) | 存储单元、存储器阵列及形成存储单元的方法 | |
| KR100969611B1 (ko) | 고속 소거 가능한 전하 트래핑 메모리 셀 | |
| CN101964209A (zh) | P沟道非易失性存储元件的操作方法 | |
| US20090016107A1 (en) | Methods of operating nonvolatile memory devices | |
| CN100390966C (zh) | 电荷捕捉非易失性存储器的电荷平衡抹除操作机制 | |
| TWI338361B (en) | Methods of biasing a multi-level-cell memory | |
| KR101056579B1 (ko) | 연속적인 전하 저장 유전체 스택 구조를 갖는 비휘발성 메모리 어레이 | |
| US7859904B1 (en) | Three cycle memory programming | |
| TWI462095B (zh) | 三循環矽-氧化物-氮化物-氧化物-矽（ｓｏｎｏｓ）程式化 | |
| US7852680B2 (en) | Operating method of multi-level memory cell | |
| JP5166095B2 (ja) | 不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置 | |
| Ahn et al. | A simple and efficient self-limiting erase scheme for high performance split-gate flash memory cells | |
| CN100411149C (zh) | 串接的电荷陷入记忆胞的操作装置与操作方法 | |
| JP2006196643A (ja) | 不揮発性半導体記憶装置 | |
| Puzzilli et al. | Improving floating-gate memory reliability by nanocrystal storage and pulsed tunnel programming | |
| Jiew et al. | Development of a robust 2T-SONOS cell for embedded flash application | |
| EP2026384A2 (en) | Charge trapping memory cell with high speed erase |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |