CN101359630B - 一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法 - Google Patents
一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法 Download PDFInfo
- Publication number
- CN101359630B CN101359630B CN2008101509348A CN200810150934A CN101359630B CN 101359630 B CN101359630 B CN 101359630B CN 2008101509348 A CN2008101509348 A CN 2008101509348A CN 200810150934 A CN200810150934 A CN 200810150934A CN 101359630 B CN101359630 B CN 101359630B
- Authority
- CN
- China
- Prior art keywords
- layer
- well
- sio2
- sio
- ploy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 title claims abstract description 124
- 229910052681 coesite Inorganic materials 0.000 title claims abstract description 62
- 229910052906 cristobalite Inorganic materials 0.000 title claims abstract description 62
- 239000000377 silicon dioxide Substances 0.000 title claims abstract description 62
- 235000012239 silicon dioxide Nutrition 0.000 title claims abstract description 62
- 229910052682 stishovite Inorganic materials 0.000 title claims abstract description 62
- 229910052905 tridymite Inorganic materials 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 title claims abstract description 45
- 238000005516 engineering process Methods 0.000 title claims abstract description 31
- 230000000873 masking effect Effects 0.000 title claims abstract description 14
- 229910004298 SiO 2 Inorganic materials 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 169
- 238000002955 isolation Methods 0.000 claims description 17
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- 239000011241 protective layer Substances 0.000 claims description 15
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 10
- 230000001590 oxidative effect Effects 0.000 claims description 8
- 238000001259 photo etching Methods 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 6
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 8
- 238000011161 development Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000004377 microelectronic Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 238000000819 phase cycle Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000007123 defense Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-Si/SiO2/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiO2；刻蚀掉表面的SiO2层，只保留窗口侧面的SiO2；利用Ploy-Si和SiO2的刻蚀速率比(50∶1)，刻蚀掉上层的Ploy-Si；刻蚀衬底表面上除SiO2侧壁区域以外的SiO2露出底层Ploy-Si；再利用Ploy-Si与SiO2的刻蚀速率比，刻蚀SiO2侧壁保护区域以外的Ploy-Si，形成n/pMOSFET的栅极，并在阱区上淀积一层SiO2；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
Description
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种利用现有的微米级Si集成电路制造工艺，制造纳米级Si集成电路的方法。
背景技术
信息产业是国民经济的支柱产业，它服务于国民经济各个领域，微电子技术是信息产业的关键，集成电路更是关键中的关键。集成电路自1958年问世以来，发展速度惊人，成为了信息科学技术的核心和国民经济发展、国防建设的基石，对世界政治、经济和文化产生了巨大的影响。作为人类历史上发展最快、影响最大、应用最广泛的技术，集成电路已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。
信息技术发展至今，全世界数以万亿美元的设备和技术投人，已使其中的Si基工艺形成了非常强大的产业能力。同时，长期的科研投入也使人们对Si及其工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si技术是主流技术，Si集成电路产品是主流产品，占集成电路产业的90％以上。尽管微电子学在化合物半导体和其它新材料方面的研究以及在某些领域的应用取得了很大的进展，但在今后的10～20年，微电子技术仍将以尺寸不断缩小的Si基CMOS集成电路工艺作为主流技术，并广泛应用于与生产、生活息息相关的国民经济的各个领域。
1960年代，美国仙童公司的高登.摩尔博士发表了以后闻名于世的“摩尔定律”，该定理指出：集成电路芯片上的晶体管数目，约每18个月增加1倍，性能也提升1倍。同时，集成电路的单位功能成本平均每年降低25％左右。40多年来，世界半导体产业始终按照这条定律不断地向前发展。2004年2月23日英特尔首席执行官克莱格·贝瑞特在东京举行的全球信息峰会上表示，摩尔定律将在未来15到20年依然有效。推动摩尔定律继续前进的技术动力是：不断缩小芯片的特征尺寸。目前，国外90nm技术已经进入规模生产阶段，60nm技术处在导入期，45nm技术正在作前期研发工作，按照国际半导体技术发展路线图ITRS，2010年45nm技术可以进入规模生产，2018年是18nm。
要制造如此小的特征尺寸的CMOS集成电路，就需要新一代的工艺设备，因为目前尚没有能够较好地解决在现有的设备上制造下一代芯片的技术，因此只能通过工艺设备的更新提高工艺技术水平。经过多年的积累，目前全世界在微电子产业中的设备和技术投入超过万亿美元，如果仅仅通过设备的更新换代获得工艺技术的提升，将造成每18个月淘汰一代设备。这将导致巨大的资源和能源的浪费，因此，这种现状严重制约了半导体行业的发展。
发明内容
本发明的目的在于提供一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法，以实现在不改变现有设备和增加成本的条件下，用微米级工艺制备出导电沟道为65～90nm的CMOS集成电路。
为实现上述目的，本发明提供的制备纳米级CMOS集成电路的方法，按如下步骤进行：
第一步.在Si衬底上热氧化一层SiO2缓冲层，在该缓冲层上淀积一层SiN，用于阱区注入的掩蔽；
第二步.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱的注入和推进，在Si衬底分别形成P阱和N阱；
第三步.刻蚀掉N阱和P阱上部及其之间的SiN层和SiO2层，然后再在整个衬底表面生长一层SiO2缓冲层和SiN层，在SiN层上光刻、氧化形成隔离区；
第四步.在N阱和P阱上热氧化生长5～8nm厚的SiO2栅介质层，再分别在N阱和P阱上淀积一层100～150nm厚的p型掺杂的Ploy-Si和n型掺杂的Ploy-Si，作为栅极，掺杂浓度＞1020cm-3；
第五步.在Ploy-Si上淀积生长一层厚度为80nm的SiO2，作为栅极的保护层；
第六步.在SiO2层上再淀积一层100～150nm厚的Ploy-Si，作为制造过程中的辅助层，辅助生成侧壁；
第七步.在Ploy-Si的区域中刻蚀出符合电路要求的窗口；
第八步.在整个Si衬底上淀积一层80～130nm厚的SiO2介质层，覆盖整个表面；
第九步.刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2；利用Ploy-Si与SiO2的刻蚀速率比(50∶1)，刻蚀掉SiO2表面的Ploy-Si；刻蚀衬底表面上除SiO2侧壁区域以外的SiO2露出底层Ploy-Si；再利用Ploy-Si与SiO2的刻蚀速率比，刻蚀SiO2侧壁保护区域以外的Ploy-Si，形成n/pMOSFET的栅极，并在阱区上淀积一层6～12nm厚的SiO2，形成栅极侧壁的保护层；
第十步.分别在P阱区进行n型离子注入，自对准生成nMOSFET的源区和漏区，在N阱区进行p型离子注入，自对准生成pMOSFET的源区和漏区；
第十一步.在n/pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为65～90nm的CMOS集成电路。
所述的在Ploy-Si的区域中刻蚀出符合电路要求的窗口，是根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取1.8～3μm。
所述的栅极长度根据第八步淀积的SiO2厚度确定，通常取65～90nm。
本发明具有如下优点：
1.本发明由于利用了等离子刻蚀工艺中Ploy-Si与SiO2的刻蚀速率比和自对准工艺，可以在微米级Si集成电路工艺平台上制造出导电沟道65～90nm的CMOS集成电路；
2.由于本发明所提出的工艺方法均为现有的微米级Si集成电路工艺平台中成熟的工艺方法，因此，本发明所提出的纳米级CMOS集成电路实现方法与现有的微米级Si集成电路工艺相兼容；
3.由于本发明所提出的工艺方法均可在现有的微米级Si集成电路工艺平台中实现，因此可以在不用追加任何资金和设备投入的情况下，使现有的微米级Si集成电路工艺平台的制造能力大幅提高，并使其制备的CMOS集成电路的性能提高3～5代；
4.由于本发明所提出的工艺方法可以实现导电沟道65～90nm的CMOS集成电路，因此，随着导电沟道尺寸的减小，集成电路的集成度可以大幅提高，从而降低了集成电路单位面积的制造成本；
5.由于用本发明工艺方法制备的CMOS集成电路中器件的导电沟道小，因此，集成电路的工作频率显著提高，实现了国内集成电路加工水平的跨越式发展。
附图说明
图1是本发明工艺流程图；
图2是用本发明方法制备CMOS集成电路的过程示意图。
具体实施方式
以下参照附图1和附图2，对本发明制备纳米级CMOS集成电路的工艺流程作进一步详细描述。
实施例1：在Si衬底上制备导电沟道为75nm的CMOS集成电路，具体步骤如下：
步骤1，淀积掩蔽层，如图2(a)所示。
(1a)选取晶向为<100>、掺杂浓度为1015cm-3左右的p型Si衬底片1；
(1b)在衬底上热氧化一层40nm厚的SiO2缓冲层2；
(1c)在SiO2缓冲层上用等离子增强化学汽相淀积PECVD的方法淀积100nm厚的SiN层3，用于阱区注入的掩蔽。
步骤2，形成阱区，如图2(b)所示。
(2a)在SiN层3上按照相间顺序分别光刻P阱区域4和N阱区域5；
(2b)在P阱区域注入硼形成p型区域，在P阱区表面热氧化生成SiO2，同时进行P阱推进，在衬底1上形成P阱4；
(2c)在N阱区域注入磷形成n型区域，在N阱区表面热氧化生成SiO2层，同时进行N阱推进，在衬底1上形成N阱5；
(2d)在温度为800℃的N2气氛下，同时将N阱和P阱继续推进到2μm深。
步骤3，形成隔离区，如图2(c)所示。
(3a)湿法刻蚀掉P阱4和N阱5的上部及其两者之间的SiN层和SiO2层；
(3b)在整个衬底表面热氧化一层20nm厚的SiO2缓冲层；
(3c)在SiO2缓冲层上用PECVD的方法淀积生长一层约为50nm厚的SiN层，并在该SiN层上光刻场隔离区；
(3d)在隔离区局部热氧化形成0.3μm的场区隔离6，将N阱与P阱进行隔离；
(3e)湿法刻蚀掉P阱4和N阱5表面的SiN和SiO2层。
步骤4，淀积poly-Si并刻蚀窗口，如图2(d)所示。
(4a)在P阱4和N阱5表面热氧化生长6nm厚的SiO2栅介质层7；
(4b)在SiO2栅介质层7上应用PECVD方法分别在N阱和P阱上淀积厚度均为100nm的p型掺杂的Ploy-Si层8a和n型掺杂的Ploy-Si层8，作为栅极，掺杂浓度＞1020cm-3；
(4c)在Ploy-Si上应用PECVD的方法淀积生长80nm厚的SiO2层9，作为栅极的保护层；
(4d)在SiO2层上再应用PECVD的方法淀积120nm厚的Ploy-Si层10，这一层主要作为制造过程中的辅助层，辅助生成侧壁；
(4e)根据电路需要，在Ploy-Si的区域中刻蚀出符合电路要求的窗口10a，该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取1.8μm。
步骤5，淀积SiO2介质，如图2(e)所示。
在整个Si片上应用PECVD的方法淀积一层100nm厚的SiO2介质层11，覆盖整个表面。
步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2(f)所示。
(6a)利用干法刻蚀的方法将衬底表面的SiO2刻蚀掉，保留Ploy-Si侧壁的SiO2；
(6b)利用Ploy-Si和SiO2的刻蚀速率比(50∶1)，将SiO2表面的Ploy-Si全部刻蚀掉；
(6c)刻蚀掉衬底表面上除SiO2侧壁区域以外的SiO2露出底层Ploy-Si；
(6d)再利用Ploy-Si和SiO2的刻蚀速率比，并以SiO2侧壁作保护，刻蚀掉SiO2侧壁保护区域以外的Ploy-Si，保留侧壁下面的Ploy-Si，形成nMOSFET的栅极s和pMOSFET的栅极sa，该栅极的长度根据步骤5淀积的SiO2厚度确定，通常取75nm；
(6e)用PECVD的方法在阱区上淀积一层6nm厚的SiO2，作为栅极侧面的保护层12。
步骤7，形成n/pMOSFET器件结构，如图2(g)所示。
(7a)在P阱区进行n型离子注入，自对准生成nMOSFET的源区13和漏区14，形成nMOSFET器件17；
(7b)在N阱区进行p型离子注入，自对准生成pMOSFET的源区15和漏区16，形成pMOSFET器件18。
步骤8，构成CMOS集成电路。
在nMOSFET和pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为75nm的CMOS集成电路。
实施例2：在SOI衬底上制备导电沟道为65nm的CMOS集成电路，具体步骤如下：
步骤1，淀积掩蔽层，如图2(a)所示。
(1a)选取晶向为<100>、掺杂浓度为1015cm-3左右的p型SOI衬底片1；
(1b)在衬底上热氧化一层40nm厚的SiO2缓冲层2；
(1c)在SiO2缓冲层上用常压化学气相淀积APCVD的方法淀积150nm厚的SiN层3，用于阱区注入的掩蔽。
步骤2，形成阱区，如图2(b)所示。
(2a)在SiN层3上按照相间顺序分别光刻P阱区域4和N阱区域5；
(2b)在P阱区域注入硼形成p型区域，在P阱区表面热氧化生成SiO2，同时进行P阱推进，在衬底1上形成P阱4；
(2c)在N阱区域注入磷形成n型区域，在N阱区表面热氧化生成SiO2，同时进行N阱推进，在衬底1上形成N阱5；
(2d)在温度为800℃的N2气氛下，同时将N阱和P阱继续推进到3μm深。
步骤3，形成隔离区，如图2(c)所示。
(3a)湿法刻蚀掉P阱4和N阱5的上部及其两者之间的SiN层和SiO2层；
(3b)在整个衬底表面热氧化一层25nm厚的SiO2缓冲层；
(3c)在SiO2缓冲层上用APCVD的方法淀积生长一层约为50nm厚的SiN层，并在该SiN层上光刻场隔离区；
(3d)在隔离区局部热氧化形成0.5μm的场区隔离6，将N阱与P阱进行隔离；
(3e)湿法刻蚀掉P阱4和N阱5表面的SiN和SiO2层。
步骤4，淀积poly-Si并刻蚀窗口，如图2(d)所示。
(4a)在P阱4和N阱5表面热氧化生长8nm厚的SiO2栅介质层7；
(4b)在SiO2栅介质层7上应用APCVD方法分别在N阱和P阱上淀积厚度均为150nm的p型掺杂的Ploy-Si层8a和n型掺杂的Ploy-Si层8，作为栅极，掺杂浓度＞1020cm-3；
(4c)在Ploy-Si上应用APCVD的方法淀积生长80nm厚的SiO2层9，作为栅极的保护层；
(4d)在SiO2层上再应用APCVD的方法淀积100nm厚的Ploy-Si层10，这一层主要作为制造过程中的辅助层，辅助生成侧壁；
(4e)根据电路需要，在Ploy-Si的区域中刻蚀出符合电路要求的窗口10a，该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取2μm。
步骤5，淀积SiO2介质，如图2(e)所示。
在整个Si片上应用APCVD的方法淀积一层80nm厚的SiO2介质层11，覆盖整个表面。
步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2(f)所示。
(6a)利用干法刻蚀的方法将衬底表面的SiO2刻蚀掉，保留Ploy-Si侧壁的SiO2；
(6b)用Ploy-Si和SiO2的刻蚀速率比(50∶1)，将SiO2表面的Ploy-Si全部刻蚀掉；
(6c)刻蚀掉衬底表面上除SiO2侧壁区域以外的SiO2露出底层Ploy-Si；
(6d)再利用Ploy-Si和SiO2的刻蚀速率比，并以SiO2侧壁作保护，刻蚀掉SiO2侧壁保护区域以外的Ploy-Si，保留侧壁下面的Ploy-Si，形成nMOSFET的栅极s和pMOSFET的栅极sa，该栅极的长度根据步骤5淀积的SiO2厚度确定，通常取65nm；
(6e)用APCVD的方法在阱区上淀积一层10nm厚的SiO2，作为栅极侧面的保护层12。
步骤7，形成n/pMOSFET器件结构，如图2(g)所示。
(7a)在P阱区进行n型离子注入，自对准生成nMOSFET的源区13和漏区14，形成nMOSFET器件17；
(7b)在N阱区进行p型离子注入，自对准生成pMOSFET的源区15和漏区16，形成pMOSFET器件18。
步骤8，构成CMOS集成电路。
在nMOSFET和pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为65nm的CMOS集成电路。
实施例3：在Si衬底上制备导电沟道为90nm的CMOS集成电路，具体步骤如下：
步骤1，淀积掩蔽层，如图2(a)所示。
(1a)选取晶向为<100>、掺杂浓度为1015cm-3左右的p型Si衬底片1；
(1b)在衬底上热氧化一层60nm厚的SiO2缓冲层2；
(1c)在SiO2缓冲层上用低压化学气相淀积LPCVD的方法淀积200nm厚的SiN层3，用于阱区注入的掩蔽。
步骤2，形成阱区，如图2(b)所示。
(2a)在SiN层3上按照相间顺序分别光刻P阱区域4和N阱区域5；
(2b)在P阱区域注入硼形成p型区域，在P阱区表面热氧化生成SiO2，同时进行P阱推进，在衬底1上形成P阱4；
(2c)在N阱区域注入磷形成n型区域，在N阱区表面热氧化生成SiO2，同时进行N阱推进，在衬底1上形成N阱5；
(2d)在温度为800℃的N2气氛下，同时将N阱和P阱继续推进到5μm深。
步骤3，形成隔离区，如图2(c)所示。
(3a)湿法刻蚀掉P阱4和N阱5的上部及其两者之间的SiN层和SiO2层；
(3b)在整个衬底表面热氧化一层60nm厚的SiO2缓冲层；
(3c)在SiO2缓冲层上用LPCVD的方法淀积生长一层约为50nm厚的SiN层，并在该SiN层上光刻场隔离区；
(3d)在隔离区局部热氧化形成1μm的场区隔离6，将N阱与P阱进行隔离；
(3e)湿法刻蚀掉P阱4和N阱5表面的SiN和SiO2层。
步骤4，淀积poly-Si并刻蚀窗口，如图2(d)所示。
(4a)在P阱4和N阱5表面热氧化生长5nm厚的SiO2栅介质层7；
(4b)在SiO2栅介质层7上应用LPCVD方法分别在N阱和P阱上淀积厚度均为120nm的p型掺杂的Ploy-Si层8a和n型掺杂的Ploy-Si层8，作为栅极，掺杂浓度＞1020cm-3；
(4c)在Ploy-Si上应用LPCVD的方法淀积生长80nm厚的SiO2层9，作为栅极的保护层；
(4d)在SiO2层上再应用LPCVD的方法淀积150nm厚的Ploy-Si层10，这一层主要作为制造过程中的辅助层，辅助生成侧壁；
(4e)根据电路需要，在Ploy-Si的区域中刻蚀出符合电路要求的窗口10a，该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取3μm。
步骤5，淀积SiO2介质，如图2(e)所示。
在整个Si片上应用LPCVD的方法淀积一层130nm厚的SiO2介质层11，覆盖整个表面。
步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2(f)所示。
(6a)利用干法刻蚀的方法将衬底表面的SiO2刻蚀掉，保留Ploy-Si侧壁的SiO2；
(6b)利用Ploy-Si和SiO2的刻蚀速率比(50∶1)，将SiO2表面的Ploy-Si全部刻蚀掉；
(6c)刻蚀掉衬底表面上除SiO2侧壁区域以外的SiO2露出底层Ploy-Si；
(6d)再利用Ploy-Si和SiO2的刻蚀速率比，并以侧壁的SiO2作保护，刻蚀掉SiO2侧壁保护区域以外的Ploy-Si，保留侧壁下面的Ploy-Si，形成nMOSFET的栅极s和pMOSFET的栅极sa，该栅极的长度根据步骤5淀积的SiO2厚度确定，通常取90nm；
(6e)用LPCVD的方法在阱区上淀积一层12nm厚的SiO2，作为栅极侧面的保护层12。
步骤7，形成n/pMOSFET器件结构，如图2(g)所示。
(7a)在P阱区进行n型离子注入，自对准生成nMOSFET的源区13和漏区14，形成nMOSFET器件17；
(7b)在N阱区进行p型离子注入，自对准生成pMOSFET的源区15和漏区16，形成pMOSFET器件18。
步骤8，构成CMOS集成电路。
在nMOSFET和pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为90nm的CMOS集成电路。
以上实施例不构成对本发明的任何限制。
Claims (4)
1.一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法，按如下步骤进行：
步骤一.在Si衬底(1)上热氧化第一SiO2层(2)，作为缓冲层，在该缓冲层上淀积第一SiN层(3)，用于阱区注入的掩蔽；
步骤二.在第一SiN层上分别光刻N阱和P阱，同时进行N阱和P阱推进，在Si衬底(1)分别形成P阱(4)和N阱(5)；
步骤三.刻蚀掉P阱(4)和N阱(5)上部及其之间的第一SiN层和第一SiO2层，然后再在整个衬底表面生长第二SiO2层，作为缓冲层和第二SiN层，在第二SiN层上光刻场隔离区，氧化形成隔离区(6)，湿法刻蚀掉P阱和N阱表面的第二SiN层和第二SiO2层；
步骤四.在N阱和P阱上热氧化生长5～8nm厚的第三SiO2层(7)，作为栅介质层，再分别在N阱和P阱上淀积一层100～150nm厚的p型掺杂的第一Ploy-Si层(8a)和n型掺杂的第二Ploy-Si层(8)，作为栅极，掺杂浓度＞1020cm-3；
步骤五.在第一和第二Ploy-Si层上淀积生长一层厚度为80nm的第四SiO2层(9)，作为栅极的保护层；
步骤六.在第四SiO2层上再淀积一层100～150nm厚的第三Ploy-Si层(10)，作为制造过程中的辅助层，辅助生成侧壁；
步骤七.在第三Ploy-Si层的区域中刻蚀出符合电路要求的窗口(10a)；
步骤八.在整个Si衬底上淀积一层80～130nm厚的第五SiO2层(11)，作为介质层，覆盖整个表面；
步骤九.刻蚀衬底表面上的第五SiO2层，保留第三Ploy-Si层侧壁的第五SiO2层；利用Ploy-Si与SiO250∶1的刻蚀速率比，刻蚀掉第四SiO2层表面的第三Ploy-Si层；刻蚀衬底表面上除第五SiO2层侧壁区域以外的第四SiO2层露出底层第一和第二Ploy-Si层；再利用Ploy-Si与SiO2的刻蚀速率比，刻蚀第五SiO2层侧壁保护区域以外的第一和第二Ploy-Si层，形成nMOSFET的栅极(s)和pMOSFET的栅极(sa)，并在阱区上淀积一层6～12nm厚的第六SiO2层(12)，形成栅极侧壁的保护层；
步骤十.在P阱区进行n型离子注入，自对准生成nMOSFET的源区(13)和漏区(14)，在N阱区进行p型离子注入，自对准生成pMOSFET的源区(15)和漏区(16)；
步骤十一.在nMOSFET和pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为65～90nm的CMOS集成电路。
2.根据权利要求1所述的方法，其中，步骤七所述的在Ploy-Si的区域中刻蚀出符合电路要求的窗口，是根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，宽度取1.8～3μm。
3.根据权利要求1所述的方法，其中，步骤九所述的形成栅极，它的长度根据步骤八淀积的SiO2厚度确定，取65～90nm。
4.一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法，包括如下步骤：
步骤1.在Si衬底(1)上热氧化第一SiO2层(2)，作为缓冲层，在该缓冲层上用PECVD的方法淀积第一SiN层(3)，用于阱区注入的掩蔽；
步骤2.在第一SiN层上分别光刻N阱和P阱，同时进行N阱和P阱推进，在Si衬底(1)分别形成P阱(4)和N阱(5)；
步骤3.刻蚀掉P阱(4)和N阱(5)上部及其之间的第一SiN层和第一SiO2层，然后再在整个衬底表面生长第二SiO2层，作为缓冲层和第二SiN层，在第二SiN层上光刻场隔离区，氧化形成隔离区(6)，湿法刻蚀掉P阱和N阱表面的第二SiN层和第二SiO2层；
步骤4.在N阱和P阱上热氧化生长6nm厚的第三SiO2层(7)，作为栅介质层，再在该SiO2栅介质层上应用PECVD的方法分别在N阱和P阱上淀积一层100nm厚的p型掺杂的第一Ploy-Si层(8a)和n型掺杂的第二Ploy-Si层(8)，作为栅极，掺杂浓度＞1020cm-3；
步骤5.在第一和第二Ploy-Si层上应用PECVD的方法淀积生长一层厚度为80nm的第四SiO2层(9)，作为栅极的保护层；
步骤6.在第四SiO2层上再应用PECVD的方法淀积一层120nm厚的第三Ploy-Si层(10)，作为制造过程中的辅助层，辅助生成侧壁；
步骤7.在第三Ploy-Si层的区域中刻蚀出符合电路要求的窗口(10a)；
步骤8.在整个Si衬底上应用PECVD的方法淀积一层100nm厚的第五SiO2层(11)，作为介质层，覆盖整个表面；
步骤9.刻蚀衬底表面上的第五SiO2层，保留Ploy-Si侧壁的第三Ploy-Si层；利用Ploy-Si与SiO2的50∶1刻蚀速率比，刻蚀掉第四SiO2层表面的第三Ploy-Si层；刻蚀衬底表面上除第五SiO2层侧壁区域以外的第四SiO2层露出底层第一和第二Ploy-Si层；再利用Ploy-Si与SiO2的刻蚀速率比，刻蚀第五SiO2层侧壁保护区域以外的第一和第二Ploy-Si层，形成nMOSFET的栅极(s)和pMOSFET的栅极(sa)，最后用PECVD的方法在阱区上淀积一层6nm厚的第六SiO2层(12)，形成栅极侧壁的保护层；
步骤10.在P阱区进行n型离子注入，自对准生成nMOSFET的源区(13)和漏区(14)，在N阱区进行p型离子注入，自对准生成pMOSFET的源区(15)和漏区(16)；
步骤11.在nMOSFET和pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为75nm的CMOS集成电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008101509348A CN101359630B (zh) | 2008-09-12 | 2008-09-12 | 一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008101509348A CN101359630B (zh) | 2008-09-12 | 2008-09-12 | 一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101359630A CN101359630A (zh) | 2009-02-04 |
| CN101359630B true CN101359630B (zh) | 2010-06-16 |
Family
ID=40332029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101509348A Expired - Fee Related CN101359630B (zh) | 2008-09-12 | 2008-09-12 | 一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101359630B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103969314B (zh) * | 2014-05-06 | 2017-02-15 | 中国农业科学院农业信息研究所 | 多参数离子传感器及其制备方法、多参数离子传感器芯片和监测系统 |
| CN105470142A (zh) * | 2015-11-24 | 2016-04-06 | 中国电子科技集团公司第二十研究所 | 一种制备纳米级pmos控制电路的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1366711A (zh) * | 2000-02-17 | 2002-08-28 | 皇家菲利浦电子有限公司 | 具有硅－锗(Sii－x－Gex)门极MOS晶体管的集成CMOS电路的半导体装置及其生产方法 |
| CN101027779A (zh) * | 2004-09-17 | 2007-08-29 | 应用材料公司 | 多晶－硅－锗栅极叠层及其形成方法 |
-
2008
- 2008-09-12 CN CN2008101509348A patent/CN101359630B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1366711A (zh) * | 2000-02-17 | 2002-08-28 | 皇家菲利浦电子有限公司 | 具有硅－锗(Sii－x－Gex)门极MOS晶体管的集成CMOS电路的半导体装置及其生产方法 |
| CN101027779A (zh) * | 2004-09-17 | 2007-08-29 | 应用材料公司 | 多晶－硅－锗栅极叠层及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101359630A (zh) | 2009-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102769016B (zh) | 一种抗辐射的cmos器件及其制备方法 | |
| KR20020075732A (ko) | 이중 금속 게이트 ｃｍｏｓ 장치 및 그 제조 방법 | |
| CN103456606B (zh) | 一种用于形成硬掩膜层的方法 | |
| KR20060065516A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| CN101330053B (zh) | 互补金属氧化物半导体器件应力层的形成方法 | |
| CN101359627B (zh) | 一种SiN掩蔽技术制备多晶SiGe栅纳米级CMOS集成电路方法 | |
| CN101359626B (zh) | 用微米级工艺制备纳米级cmos集成电路的方法 | |
| CN101359630B (zh) | 一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法 | |
| CN110556298A (zh) | 场效应晶体管的制造方法 | |
| CN101359631A (zh) | 用微米级工艺制备多晶SiGe栅纳米级CMOS集成电路方法 | |
| CN100585835C (zh) | 基于多层辅助结构制备多晶SiGe栅纳米级CMOS集成电路方法 | |
| CN101359632B (zh) | SiN掩蔽技术制备纳米级CMOS集成电路的方法 | |
| CN101359629B (zh) | 基于SiO2掩蔽技术的多晶SiGe栅纳米级CMOS集成电路制备方法 | |
| CN101359628B (zh) | 基于SiN/SiO2掩蔽技术的纳米级CMOS集成电路制备方法 | |
| CN111508961A (zh) | 一种高隧穿效率半浮栅存储器及其制备方法 | |
| CN104752177B (zh) | 一种制作嵌入式闪存栅极的方法 | |
| JPS60138971A (ja) | 半導体装置の製造方法 | |
| CN102403233B (zh) | 垂直沟道的隧穿晶体管的制造方法 | |
| JP4421629B2 (ja) | 半導体装置の製造方法 | |
| CN105489497A (zh) | 一种利用辅助结构制备多晶SiGe栅的PMOS控制电路方法 | |
| US20090146222A1 (en) | Method for fabrication of single electron transistors | |
| CN1182578C (zh) | 利用侧墙和多晶硅固相扩散制作纳米cmos器件的方法 | |
| CN102810568B (zh) | 一种应变Si垂直沟道PMOS集成器件及制备方法 | |
| JP2008066551A (ja) | 半導体装置の製造方法 | |
| KR100469760B1 (ko) | 복합 반도체 소자의 게이트 산화막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100616 Termination date: 20140912 |
|
| EXPY | Termination of patent right or utility model |