CN101313470A - 逻辑块控制系统及逻辑块控制方法 - Google Patents

Abstract

由可编程逻辑电路部取得能够在执行对象的处理时停止的块数，并且计算可编程逻辑电路部具备的多个逻辑块各自的停止率。从多个逻辑块之中，按停止率低的顺序选择可停止块数量的逻辑块，将选择出的逻辑块决定为使动作停止的逻辑块，令其动作停止。作为使逻辑块的动作停止的技术，利用门控时钟脉冲技术或电源切断技术等。

Description

逻辑块控制系统及逻辑块控制方法

技术领域

本发明涉及FPGA(Field Programmable Gate Array/现场可编程门阵列)和可重构逻辑电路等能够利用程序来变更功能的可编程逻辑电路。

背景技术

作为具有多个进行逻辑运算处理的逻辑块、能够通过将各逻辑块间的布线状态设为可编程来进行不同电路动作的器件，FPGA和可重构逻辑电路等可编程逻辑电路已为众所周知。

另外，作为抑制移动终端的那种系统所使用的电路内的功率消耗的技术，停止对不需要进行动作的触发器(下面，称为FF。)等的时钟供应的门控时钟脉冲技术，已为众所周知。另外，作为抑制电路内的功率消耗的技术，根据需要使电源和模件之间所配置的开关成为关闭状态来削减泄漏电流的技术(下面，称为电源切断技术。)，已为众所周知。

而且，可以通过将抑制功率消耗的门控时钟脉冲技术和电源切断技术使用于可编程逻辑电路，来实现低功率消耗的可编程逻辑电路(例如，参见专利文献1。)。在实现低功率消耗的可编程逻辑电路时成为问题的是时钟脉冲相位差(clock skew)。

在此，对时钟脉冲相位差进行说明。

目前，就在LSI(Large Scale Integration/大规模集成电路)设计中已被广泛使用的同步设计方式而言，控制用的时钟信号例如对保持状态的寄存器按相同的定时来施加。在实际的LSI上，由于时钟供应电路的结构差异，因而在寄存器间，有时按在从时钟发生源到寄存器之间在产生于时钟信号的延迟(下面，称为时钟延迟。)上发生延迟差。该延迟差被称为时钟脉冲相位差。若发生了超过一定的时钟脉冲相位差，则在寄存器间数据的交接中发生错误，引起可编程逻辑电路动作不佳。

再者，对于因时钟脉冲相位差引起的可编程逻辑电路的动作不佳，参照图12及图13进行说明。图12及图13是说明因时钟脉冲相位差引起的可编程逻辑电路动作不佳所用的附图。还有，图13(a)表示出在寄存器1001和寄存器1002之间正常进行数据交接的情形，图13(b)表示出在寄存器1001和寄存器1002之间未正常进行数据交接的情形。

在图12所示的电路例中，寄存器1001的输出数据作为输入数据，输入寄存器1002。向寄存器1001、1002分别输入时钟信号CLK1、CLK2。

将从时钟信号CLK1上升到时钟信号CLK2上升为止的时间(时钟信号CLK1和时钟信号CLK2之间的延迟差)设为T1001、T1011。另外，将从时钟信号CLK1上升到寄存器1002的输入出现变化为止的时间设为T1002、T1012。

在时间T1001比时间T1002小的图13(a)的情况下，如在区间R1000内所示，在寄存器1002的输入迁移之前时钟信号CLK2上升。因此，寄存器1002在时钟信号CLK2的上升中获取的数据为，寄存器间数据的交接正常进行时由寄存器1002获取的、在时钟信号CLK1上升之前由寄存器1001所输出的数据。

在时间T1011比时间T1012大的图13(b)的情况下，如在区间R1010内所示，在寄存器1002的输入迁移之后时钟信号CLK2上升。因此，寄存器1002在时钟信号CLK2的上升中获取的数据为，在时钟信号CLK1的上升中由寄存器1001获取到的数据。这样，就导致寄存器1001和寄存器1002之间数据的交接不正常进行。

如上所述，在发生超过一定的时钟脉冲相位差的情况下，在寄存器间数据的交接中发生错误。因此，一般情况下，在寄存器间插入抵消时钟脉冲相位差的延迟元件，避免因时钟脉冲相位差引起的寄存器间数据的交接错误。

专利文献1：日本特开2003-174358号公报

不过，程序逻辑电路包含晶体管。特别是，众所周知P沟道MOS晶体管(下面，称为PMOS晶体管。)因NBTI(Negative Bias TemperatureInstability/负偏压温度不稳定性)或HCI(Hot Carrier Injection/热载流子注入)等而发生老化。例如，NBTI其现象为，在高温的条件下PMOS晶体管为导通状态时存在于栅极绝缘膜和硅基板之间的界面上的氢出现离解而形成固定电荷，因此阈值电压上升，PMOS晶体管的电流能力下降。

晶体管的老化为时钟脉冲相位差的原因，针对于此使用图14及图15进行说明。图14及图15是说明因晶体管的老化引起的时钟脉冲相位差的发生所用的附图。

时钟信号CLK是占空比为50％的时钟信号，时钟信号CLK被输入到门电路2010、2020。

例如，设为从初始状态开始在规定时间内供应给门电路2010的使能(enable)信号EN1是高电平，供应给门电路2020的使能信号EN2是低电平。

在使能信号EN1是高电平时，从门电路2010输出时钟信号。因此，PMOS晶体管P2011、P2012只按大致相同的时间成为导通状态，仅仅大致相同受到NBTI的影响，电流能力仅仅大致相同下降。

在使能信号EN2为低电平时，从门电路2020总是输出低电平的信号，PMOS晶体管P2021总是成为导通状态，总是受到NBTI的影响，电流能力显著下降。相反，PMOS晶体管P2022总是成为截止状态，不受NBTI的影响，而电流能力不下降。

还有，这里假设在N沟道MOS晶体管(下面，称为NMOS晶体管。)N2011、N2012、N2021、N2022中，不发生电流能力的下降。

在经过上述的规定期间后，如图15所示，使能信号EN1、EN2都成为高电平。

对于时钟信号CLK的上升沿E2010，结点N1、N4的信号延迟规定时间而上升。结点N2、N5的信号在结点N1、N4的信号上升之后，延迟规定时间而下降。结点N3、N6的信号在结点N2、N4的信号下降之后，延迟时间T2012、T2022而上升。如图15所示，由于PMOS晶体管P2012与PMOS晶体管P2022相比电流能力的下降较大，因而时间T2012比时间T2022大。

对于时钟信号CLK的下降沿E2020，结点N1、N4的信号延迟规定时间而下降。结点N2、N5的信号在结点N1、N4的信号下降之后，延迟时间T2011、T2021而上升。结点N3、N6的信号在结点N2、N4的信号上升之后，延迟规定时间而下降。如图15所示，由于PMOS晶体管P2011与PMOS晶体管P2021相比电流能力的下降较小，因而时间T2011比时间T2021小。

这样，起因于晶体管的老化而发生时钟脉冲相位差，因为该时钟脉冲相位差成为寄存器间数据的交接错误的原因，所以在LSI的设计中需要考虑因晶体管的老化引起的时钟脉冲相位差。

还有，如同在图15表示一例的那样，由于在包含PMOS晶体管等发生老化的元件在内的各种电路间发生老化的元件动作时间不同，因而在输出对输入的延迟量上产生差。

然而，因为上述的专利文献1未考虑晶体管的老化所引起的时钟脉冲相位差，所以可编程逻辑电路存在因晶体管老化所引起的时钟脉冲相位差而导致错误动作的危险。

发明内容

因此，本发明的目的为提供逻辑块控制系统及逻辑块控制方法，能够防止因逻辑块内元件老化所引起的时钟脉冲相位差等而导致逻辑块间数据交接的错误动作。

为了达到上述目的，本发明的逻辑块控制系统具备：可编程逻辑电路部，具有多个进行逻辑运算处理的逻辑块，能够将各上述逻辑块间的布线状态设定变更为可编程；决定机构，根据各上述逻辑块的停止时间，从多个上述逻辑块中，决定使动作停止的逻辑块，该逻辑块的数量为在执行对象的处理时能够使动作停止的逻辑块的块数量；以及控制机构，使通过上述决定机构决定的上述逻辑块的动作停止，进行各上述逻辑块间布线状态的设定变更，以便能够执行上述对象的处理。

本发明的逻辑块控制方法用来在具有多个进行逻辑运算处理的逻辑块、能够将各上述逻辑块间的布线状态设定变更为可编程的可编程逻辑电路部中，控制各上述逻辑块的动作，该方法具备：决定步骤，根据各上述逻辑块的停止时间，从多个上述逻辑块中，决定使动作停止的逻辑块，该逻辑块的数量为在执行对象的处理时能够使动作停止的逻辑块的块数量；以及控制步骤，使通过上述决定步骤决定的上述逻辑块的动作停止，进行各上述逻辑块间布线状态的设定变更，以便能够执行上述对象的处理。

根据上述逻辑块控制系统及逻辑块控制方法的各自，因为根据各逻辑块的停止时间来决定使动作停止的逻辑块，所以能够使逻辑块的动作量在逻辑块间变得均等。因此，可以在逻辑块间使老化度变得均等，能够防止因逻辑块内元件老化所引起的时钟脉冲相位差等导致的逻辑块间数据的交接错误。

在上述逻辑块控制系统中，上述决定机构也可以在上述可编程逻辑电路的动作时间超过预先设定的开始时间之前不进行使动作停止的逻辑块的决定，而将上述逻辑块的全部决定为使之动作的逻辑块，若上述动作时间超过了上述开始时间，则开始使动作停止的逻辑块的决定。

例如，众所周知，P沟道MOS晶体管在导通时间较短时老化快速加重，随着导通时间延长老化却不易加重。因此，在导通时间较短时只是各逻辑块间的停止时间稍微不同，就存在各逻辑块间老化的程度产生较大差异的可能性。

根据上述的逻辑块控制系统，在逻辑块内例如P沟道MOS晶体管的导通时间较短时使全部的逻辑块进行动作，使全部逻辑块内的例如P沟道MOS晶体管发生老化。因此，即便在例如P沟道MOS晶体管老化快速加重的导通时间较短时，也可以避免逻辑块间的老化度之差增大，能够正常进行逻辑块间数据的交接。

在上述逻辑块控制系统中，还具备检测机构，该检测机构从停止动作的上述逻辑块中检测基于停止动作的上述逻辑块的停止时间的值未包含在下述范围内的逻辑块，该范围为相对基于正在动作的全部上述逻辑块的停止时间的值所预先设定的范围；上述控制机构使通过上述检测机构检测的停止动作的上述逻辑块进行动作。

据此，能够将逻辑块间的老化度之差总是抑制在一定范围内，可以正常进行逻辑块间数据的交接。

在上述逻辑块控制系统中，还具备时钟脉冲门机构，该时钟脉冲门机构与各上述逻辑块相对应，在控制信号为第1逻辑状态时使时钟信号通过，在上述控制信号为第2逻辑状态时将时钟信号的通过切断；上述控制机构通过将上述控制信号变为上述第2逻辑状态，使该逻辑块的动作停止，上述控制信号供应给与由上述决定机构决定的上述逻辑块对应的上述时钟脉冲门机构。

据此，因为在逻辑块的停止控制中使用作为现有技术的门控时钟脉冲技术，所以可以减轻逻辑块的停止控制所需的研发负担。

在上述逻辑块控制系统中，还具备电源切断机构，该电源切断机构与各上述逻辑块相对应，在控制信号为第1逻辑状态时将上述逻辑块和电源进行电连接，在上述控制信号为第2逻辑状态时将该逻辑块和上述电源进行电切断，上述控制机构通过将上述控制信号变为上述第2逻辑状态，使该逻辑块的动作停止，上述控制信号供应给与由上述决定机构决定的上述逻辑块对应的上述电源切断机构。

据此，因为在逻辑块的停止控制中使用作为现有技术的电源切断技术，所以可以减轻逻辑块的停止控制所需的研发负担。

本发明的逻辑块控制系统具备：可编程逻辑电路部，具有多个进行逻辑运算处理的逻辑块，能够将各上述逻辑块间的布线状态设定变更为可编程；决定机构，根据各上述逻辑块的动作时间，从多个上述逻辑块中，决定使动作停止的逻辑块，该逻辑块的数量为在执行对象的处理时能够使动作停止的逻辑块的块数量；以及控制机构，使通过上述决定机构决定的上述逻辑块的动作停止，进行各上述逻辑块间布线状态的设定变更，以便能够执行上述对象的处理。

本发明的逻辑块控制方法用来在具有多个进行逻辑运算处理的逻辑块，并能够将各上述逻辑块间的布线状态设定变更为可编程的可编程逻辑电路部中，控制各上述逻辑块的动作，该方法具备：决定步骤，根据各上述逻辑块的停止时间，从多个上述逻辑块中，决定使动作停止的逻辑块，该逻辑块的数量为在执行对象的处理时能够使动作停止的逻辑块的块数量；以及控制步骤，使通过上述决定步骤决定的上述逻辑块的动作停止，进行各上述逻辑块间布线状态的设定变更，以便能够执行上述对象的处理。

根据上述逻辑块控制系统及逻辑块控制方法的各自，因为根据各逻辑块的动作时间来决定使动作停止的逻辑块，所以能够使逻辑块的动作量在逻辑块间变得均等。因此，可以在逻辑块间使老化度变得均等，能够防止因逻辑块内元件老化所引起的时钟脉冲相位差等导致的逻辑块间数据的交接错误。

附图说明

图1是第1实施方式的可编程逻辑电路的结构图。

图2是表示图1的存储部3的存储内容的附图。

图3是图1逻辑块10的结构图。

图4是图1控制电路2及控制电路50的结构图。

图5是第1实施方式的逻辑块控制处理的流程图。

图6是表示第1实施方式的逻辑块控制处理具体例的附图。

图7是第2实施方式的控制电路50a及逻辑块200的结构图。

图8是图7电源切断电路220的结构图。

图9是表示P沟道MOS晶体管老化的概要的附图。

图10是第3实施方式的控制电路300的结构图。

图11是第3实施方式的逻辑块控制处理的流程图。

图12是说明因时钟脉冲相位差引起的可编程逻辑电路动作不佳所用的附图。

图13是说明因时钟脉冲相位差引起的可编程逻辑电路动作不佳所用的附图。

图14是说明因晶体管老化引起的时钟脉冲相位差的发生所用的附图。

图15是说明因晶体管老化引起的时钟脉冲相位差的发生所用的附图。

符号说明

1   可编程逻辑电路部

2   控制电路

2a  可停止块数取得部

2b  动作时钟脉冲数取得部

2c  停止率计算部

2d  停止块决定部

3   存储部

10  逻辑块

12  时钟脉冲门电路12

14  动作量保持部

50  控制电路

51  动作时钟脉冲数传输部

52  控制信号生成部

60  动作量保持部

具体实施方式

(第1实施方式)

下面，参照附图说明本发明的第1实施方式。

<整体结构>

对于本实施方式的可编程逻辑电路结构，参照图1进行说明。图1是本实施方式的可编程逻辑电路的结构图。

在图1中，可编程逻辑电路部1被外部的控制电路2所控制。控制电路2在存储部3中写入数据或者读入来自从存储部3的数据。

可编程逻辑电路部1具备：多个逻辑块10(在图1中只图示出4个)；数据布线30，用来连接各逻辑块10，在各逻辑块10间交接数据；布线转换开关20，根据程序来设定变更各逻辑块10间数据布线30的连接。

可编程逻辑电路部1还具备控制电路50，控制电路50为了通过除使动作停止的逻辑块之外的逻辑块，来实现对象的处理，进行布线转换开关20的转换控制。

可编程逻辑电路部1还具备动作量保持部60。动作量保持部60通过对由未图示的振荡电路振荡的时钟信号CLK进行计数，来保持与可编程逻辑电路部1的动作量对应的动作时钟脉冲数。动作量保持部60和控制电路50通过动作量传输线80a进行连接，保持在动作量保持部60中的动作时钟脉冲数由控制电路50读出，动作时钟脉冲数由控制电路50进行复位。

在可编程逻辑电路部1中，配设：控制信号线70，用来在控制电路50和各逻辑块10之间控制逻辑块10的动作；动作量传输线80，用来在控制电路50和各逻辑块10之间读出保持在逻辑块10中的动作时钟脉冲数。

还有，在图1中，虽然表示出只有1个逻辑块10连接到数据布线30上的状况，但是全部的逻辑块都连接到数据布线30上。

(存储部3的存储内容)

参照图2说明图1的存储部3的存储内容。图2是表示图1的存储部3的存储内容的附图。

存储部3存储与可编程逻辑电路部1整体的动作量对应的动作时钟脉冲数。在图2中，字段“块”的“整体”表示可编程逻辑电路部1整体。

另外，存储部3按每个逻辑块10，存储与逻辑块10的动作量对应的动作时钟脉冲数。在图2中，字段“块”的“逻辑块a”、“逻辑块b”、“逻辑块c”、“逻辑块d”表示逻辑块10。

(逻辑块10的结构)

参照图3说明图1的逻辑块10的结构。图3是图1的逻辑块10的结构图。

逻辑块10用来进行逻辑运算处理，包含与时钟信号同步进行动作的触发器等的逻辑元件11(在图3中只图示出1个)。

逻辑块10具备时钟脉冲门电路12，该时钟脉冲门电路12的输入端连接于时钟脉冲布线40及控制信号线70上。在控制信号线70的信号电平为高电平时，时钟脉冲门电路12使经由时钟脉冲布线40供应的时钟信号通过，从输出端输出时钟信号。另一方面，在控制信号线70的信号电平为低电平时，时钟脉冲门电路12将经由时钟脉冲布线40供应的时钟信号切断，从输出端输出低电平的信号。这样，通过由时钟脉冲门电路12切断时钟信号，使在时钟脉冲门电路12后部的逻辑元件11等的动作停止。

时钟脉冲门电路12的输出经由2个反相电路13a、13b，输入到逻辑元件11的控制端子。反相电路13a、13b例如是包含PMOS晶体管和NMOS晶体管的CMOS型反相器。还有，时钟脉冲门电路12和逻辑元件11之间的反相电路13a、13b个数并不限于2个。

动作量保持部14通过对时钟脉冲门电路12的输出进行计数，来保持逻辑块10的动作时钟脉冲数。由于时钟脉冲门电路12在控制信号线70的信号为低电平时输出时钟信号，在控制信号线70的信号为低电平时不输出时钟信号，因而动作量保持部14要对逻辑块10当前进行动作的期间的时钟脉冲数进行计数。

动作量保持部14连接到动作量传输线80上，保持在动作量保持部14中的动作时钟脉冲数由控制电路50读出，动作时钟脉冲数由控制电路50进行复位。

(控制电路2、控制电路50的结构)

参照图4说明图1的控制电路2及控制电路50的结构。图4是图1的控制电路2及控制电路50的结构图。

“控制电路50的结构”

控制电路50具备动作时钟脉冲数传输部51和控制信号生成部52。

动作时钟脉冲数传输部51按规定的周期以及转换可编程逻辑电路部1逻辑结构(下面，称为结构。)的定时，经由动作量传输线80a读出动作量保持部60中所保持的动作时钟脉冲数，将所读出的动作时钟脉冲数输出给控制电路2的后述的动作时钟脉冲数取得部2b。另外，动作时钟脉冲数传输部51若读出了动作量保持部60中所保持的动作时钟脉冲数，则将动作量保持部60中所保持的动作时钟脉冲数复位。

另外，动作时钟脉冲数传输部51对于逻辑块10的各自，按规定的周期以及转换可编程逻辑电路部1的结构的定时，经由动作量传输线80读出动作量保持部14中所保持的动作时钟脉冲数，将所读出的动作时钟脉冲数输出给动作时钟脉冲数取得部2b。另外，动作时钟脉冲数传输部51若读出了动作量保持部14中所保持的动作时钟脉冲数，则将动作量保持部14中所保持的动作时钟脉冲数复位。

控制信号生成部52使与逻辑块10对应的控制信号线70的信号变为低电平，该逻辑块10是从控制电路2的后述的停止块决定部2d规定为停止动作的逻辑块。因此，时钟脉冲门电路12将供应的时钟信号切断，时钟脉冲门电路12的输出被固定为低电平。

另外，控制信号生成部52使与逻辑块10对应的控制信号线70的信号变为高电平，该逻辑块10是除从停止块决定部2d规定为停止动作的逻辑块10之外的逻辑块。因此，时钟脉冲门电路12使供应的时钟信号通过，从时钟脉冲门电路12输出时钟信号。

“控制电路2的结构”

控制电路2具备可停止块数取得部2a、动作时钟脉冲数取得部2b、停止率计算部2c及停止块决定部2d。

可停止块数取得部2a取得能在执行对象的处理时使动作停止的逻辑块10的块数(下面，称为可停止块数。)。

动作时钟脉冲数取得部2b将与从动作时钟脉冲数传输部51输入的动作量对应的动作时钟脉冲数，与存储在存储部3中的对应的块(整体、逻辑块a等)的动作时钟脉冲数相加。还有，为了能够将动作时钟脉冲数与对应的块的动作时钟脉冲数相加，例如动作时钟脉冲数传输部51要将表示是某个动作量保持部14、60动作时钟脉冲数的信息输出给动作时钟脉冲数取得部2b。

停止率计算部2c通过对存储在存储部3中的与字段“块”的“整体”对应的动作时钟脉冲数乘上时钟信号1个周期的时间T，来计算可编程逻辑电路部1整体的动作时间Tall。

停止率计算部2c通过对存储在存储部3中的与字段“块”的该逻辑块10对应的动作时钟脉冲数乘上上述的时间T，来计算逻辑块10的动作时间Trun。

然后，停止率计算部2c通过从计算出的动作时间Tall减去该逻辑块10的动作时间Trun，来计算逻辑块10的停止时间Tstop。

再者，停止率计算部2c通过用计算出的动作时间Tall除以计算出的该逻辑块10的停止时间Tstop，来计算逻辑块10的停止率。

停止率计算部2c对于各个逻辑块10进行上述的处理，计算各个逻辑块的停止率。

停止块决定部2d从多个逻辑块10之中，按由停止率计算部2c计算出的停止率低的顺序选择可停止块数量的逻辑块10。然后，停止块决定部2d将选择出的逻辑块10决定为使动作停止的逻辑块(下面，称为停止块。)，把表示停止块的信息输出给控制电路50的控制信号生成部52。

<动作>

对于参照图1到图4表示结构的可编程逻辑电路的动作，参照图5进行说明。图5是图1的可编程逻辑电路进行的逻辑块控制处理的流程图。

可停止块数取得部2a在结构转换时，与由此实行的结构相关联，取得能在执行对象的处理时使动作停止的逻辑块10的可停止块数N(步骤S101)。

接着，逻辑时钟脉冲数取得部2b根据从动作时钟脉冲数传输部51输入的动作时钟脉冲数来更新存储部3的内容，停止率计算部2c计算各逻辑块10的停止率(步骤S102)。

停止块决定部2d将变量j的值设定为0(步骤S103)。

停止块决定部2d判定变量j的值是否大于等于可停止块数N(步骤S104)。

如果变量j的值不是大于等于可停止块数N(S104：NO)，则停止块决定部2d作为停止块，除了已经作为停止块所决定的逻辑块以外，将停止率最低的逻辑块决定为停止块(步骤S105)。

停止块决定部2d将变量j的值增加1(步骤S106)，接着进行步骤S104的处理。

如果变量j的值是大于等于可停止块数N(S104：YES)，则控制信号生成部52通过使与决定成停止块的逻辑块10对应的控制信号线70的信号变为低电平，将停止块的动作停止。另外，控制信号生成部52使与除了决定成停止块的逻辑块10以外的逻辑块(下面，称为动作块。)10对应的控制信号线70的信号变为高电平。为了能够由动作块执行对象的处理，控制部50根据动作块及停止块来设定逻辑块间的布线状态(步骤S107)。

<具体例>

对于参照图1到图5说明的可编程逻辑电路的动作具体例，参照图6进行说明。图6是表示图1可编程逻辑电路进行的逻辑块控制处理具体例的附图。

在本具体例中，可编程逻辑电路部1具备4个逻辑块10a～10d，并且设为反复实现：结构(结构A)，其需要在执行作为对象的处理时进行动作的逻辑块块数是4个；结构(结构B、C、D、E)，其需要在执行作为对象的处理时进行动作的逻辑块块数是1个。还有，结构B、C、D、E中的动作时间相同。

在时间T0～时间T1内，控制部2将逻辑块10a～10d的全部决定为使之动作的动作块(结构A)。

在时间T1～时间T2内，控制部2由于逻辑块10a～10d的停止率相同，因而将逻辑块10b～10d决定为停止块，将逻辑块10a决定为动作块(结构B)。

在时间T2～时间T3内，控制部2将逻辑块10a～10d的全部决定为动作块(结构A)。

在时间T3～时间T4内，控制部2由于逻辑块10a的停止率最低，因而将逻辑块10a决定为停止块。另外，控制部2由于逻辑块10b～10d的停止率相同，因而将逻辑块10b、10d决定为停止块，将逻辑块10c决定为动作块(结构C)。

在时间T4～时间T5内，控制部2将逻辑块10a～10d的全部决定为动作块(结构A)。

在时间T5～时间T6内，控制部2由于逻辑块10a、10c的停止率最低，因而将逻辑块10a、10c决定为停止块。另外，控制部2由于逻辑块10b、10d的停止率相同，因而将逻辑块10b决定为停止块，将逻辑块10d决定为动作块(结构D)。

在时间T6～时间T7内，控制部2将逻辑块10a～10d的全部决定为动作块(结构A)。

在时间T7～时间T8内，控制部2由于逻辑块10a、10c、10d的停止率最低，因而将逻辑块10a、10c、10d决定为停止块。将逻辑块10b决定为动作块(结构E)。

在本具体例中，假设，结构A的动作时间为TA，结构B、C、D、E的动作时间为TB，则逻辑块间的停止率之差最大是TB/(TA+TB)，而没有超过该值的情况。

逻辑块间因逻辑块的老化引起的最大时钟脉冲相位差是结构B的处理结束之后的逻辑块10a和此外的逻辑块之间的时钟脉冲相位差。因此，可以将能够对结构B的处理结束之后的逻辑块10a和此外的逻辑块之间的时钟脉冲相位差进行处理的差容限插入逻辑块间。

作为差容限(skew margin)的设计方法，也可以在全部逻辑块的停止率相同之前的全部期间内，将能够对最大时钟脉冲相位差进行处理的差容限设计于全部块间。另外，还可以计算各结构中的时钟脉冲延迟变动量，将基于所计算出时钟脉冲延迟变动量的差容限，设计于需要的块间。

<效果>

根据上述的本实施方式，因为根据与各逻辑块的停止时间相关的停止率，按停止率低的顺序来决定停止块，所以能够使逻辑块10的动作量在逻辑块间变得均等。从而，能够抑制逻辑块间时钟脉冲相位差的大小，可以防止因逻辑块老化所引起的时钟脉冲相位差导致的逻辑块间数据的交接错误。

另外，因为能够实现基于更小时钟脉冲相位差的可编程逻辑电路的设计，所以可以减少插入逻辑块间等的延迟元件个数。由此，可以抑制可编程逻辑电路等中的功率消耗，能够缓和布线混乱，抑制可编程逻辑电路面积的增大。

(第2实施方式)

下面，对于本发明的第2实施方式，参照附图进行说明。

但是，第1实施方式为了使逻辑块的动作停止，在逻辑元件等中使用了停止时钟脉冲供应的门控时钟脉冲技术，而本实施方式为了使逻辑块的动作停止，使用将逻辑元件等和电源切断的电源切断技术。

在本实施方式中，可编程逻辑电路部1具备的逻辑块的结构以及使逻辑块的动作停止的控制信号线70的电平，和第1实施方式不同，其他的结构则和第1实施方式实质上相同。

还有，在第2实施方式中，对和第1实施方式实质上相同的结构要件附上和第1实施方式相同的符号，省略其说明。

<结构>

(控制电路50a、逻辑块200的结构)

对于第2实施方式的控制电路50a及逻辑块200的结构，参照图7进行说明。图7是本实施方式的控制电路50a及逻辑块200的结构图。

“控制电路50a的结构”

控制电路50a具备动作时钟脉冲数传输部51和控制信号生成部52a。

控制信号生成部52a将与通过控制电路2的停止块决定部2d决定成停止块的逻辑块10对应的控制信号线70的信号变为高电平，将与除停止块以外的逻辑块10对应的控制信号线70的信号成为低电平。

“逻辑块200”

逻辑块200用来进行逻辑运算处理，包含多个与时钟信号同步进行动作的触发器等逻辑元件210(在图7中只图示出1个)。

电源切断电路220在控制信号线70的信号为低电平时，将逻辑元件210或动作量保持部230和电源进行电连接，在控制信号线70的信号为高电平时，将逻辑元件210或动作量保持部230和电源进行电切断。

动作量保持部230在和电源电连接的期间，也就是逻辑块200进行动作的期间，对通过未图示的振荡电路振荡的时钟信号进行计数，保持与逻辑块200的动作量对应的动作时钟脉冲数。

动作量保持部230连接到动作量传输线80上，保持在动作量保持部230中的动作时钟脉冲数由动作时钟脉冲数传输部51读出，动作时钟脉冲数由动作时钟脉冲数传输部51进行复位。

(电源切断电路的结构)

对于图7电源切断电路220的结构，参照图8进行说明。图8是图7电源切断电路220的结构图。

模件260是图7的逻辑元件210和动作量保持部230等。还有，也可以是不在模件260中包含动作量保持部230的结构。

电源切断电路220具备：PMOS晶体管P201，源极连接于电源上，漏极连接于模件260上NMOS晶体管N201，漏极连接于模件260上，源极连接于接地片上。

PMOS晶体管P201和NMOS晶体管N201各自的栅极连接到控制信号线70上。

在控制信号线70的信号为低电平时，模件260电连接于电源上，对模件260进行电力供应，模件260进行动作。与之相对，在控制信号线70的信号为高电平时，模件260与电源电切断，不对模件260进行电力供应，而模件260停止动作。

(第3实施方式)

下面，参照附图说明本发明的第3实施方式。

但是，第1实施方式不管可编程逻辑电路部1的动作时间，总是进行基于各逻辑块10的停止率的停止块的决定处理，与之相对，本实施方式只有在可编程逻辑电路部1的动作时间处于规定范围内时，才进行基于各逻辑块10的停止率的停止块的决定处理。

另外，第2实施方式利用和第1实施方式的停止率不同的后述的停止率。

在本实施方式中，可编程逻辑电路部1的外部所设置的控制电路结构和第1实施方式不同，其他的结构则和第1实施方式实质上相同。

还有，在第2实施方式中，对和第1实施方式实质上相同的结构要件附上和第1实施方式相同的符号，省略说明。

<晶体管老化的概要>

参照图9说明PMOS晶体管老化的概要。图9是表示PMOS晶体管老化概要的附图。

PMOS晶体管在导通时间较短时，对于导通时间的增加快速老化，若导通时间变长，则对于导通时间的增加老化却不太加重。还有，如上所述，PMOS晶体管的老化牵连到PMOS晶体管的阈值电压上升，PMOS晶体管阈值电压的增加则牵连到包含PMOS晶体管的逻辑元件内输出对输入的延迟量增大。

因此，要考虑逻辑元件或从时钟脉冲门电路到该逻辑元件之间所配置的反相电路等的老化，按每个逻辑块，准备以时间为变量的表示其延迟变动量的函数F，在逻辑块的停止率计算中利用该函数F。还有，随着逻辑块的停止时间增加，与该逻辑块有关的延迟变动量增大。

根据时钟脉冲门电路到逻辑元件等的反相电路级数等逻辑块结构的不同，有时即便在停止时间相同的逻辑块间，它们的延迟变动量也不同。因此，在用整体的动作时间减去停止时间来求取停止率并根据该停止率来决定停止块时，有时不能反映逻辑块实际的延迟变动量。

对此，其优点为，只要准备表示延迟变动量的函数F，利用该函数F来进行停止块的决定，就能反映出逻辑块实际的延迟变动量。

<结构>

(控制电路300的结构)

控制电路300具备可停止块数取得部2a、动作时钟脉冲数取得部2b、阈值比较部301、停止率计算部302和停止块决定部303。

阈值比较部301将对存储在存储部3中的与字段“块”的“整体”对应的动作时钟脉冲数乘上时钟信号的周期后的整体动作量，和第1阈值进行比较，并且将整体动作量和第2阈值进行比较。

对于第1阈值及第2阈值，进行说明。

例如，将下述可编程逻辑电路大于等于最大动作量的动作量设为第1阈值，该可编程逻辑电路假定为在使一部分逻辑块停止时，存在因逻辑块间老化度的差异引起的在逻辑块间数据的交接中产生错误的可能性。

另外，将下述可编程逻辑电路大于等于最小动作量的动作量设为第2阈值，该可编程逻辑电路不进行基于停止时间的停止块决定处理，而即使任意决定停止块，也假定为不发生因逻辑块间老化度的差异引起的逻辑块间数据的交接错误。

还有，第1阈值比第2阈值小。

停止率计算部302进行和停止率计算部2c实质上相同的处理，计算可编程逻辑电路部1整体的动作时间Tall和逻辑块10的停止时间Tstop。

停止率计算部302计算F(Tall)和逻辑块10的F(Tstop)，并通过用F(Tall)除以F(Tstop)来计算该逻辑块10的停止率。

停止率计算部302对于各个逻辑块10进行上述的处理，计算各个逻辑块的停止率。

停止块决定部303在阈值比较部301的比较结果为整体的动作量未达到第1阈值时，将停止块当作没有，把全部的逻辑块10决定为动作块。

停止块决定部303在阈值比较部301的比较结果为整体的动作量大于等于第1阈值且未达到第2阈值时，进行和停止块2d相同的处理，进行停止块的决定。

停止块决定部303在阈值比较部301的比较结果为整体的动作量大于等于第2阈值时，从可编程逻辑电路部1具备的多个逻辑块，任意将可停止块数量的逻辑块10决定为停止块。

还有，由于在整体的动作量大于等于第2阈值时，从多个逻辑块任意决定停止块，因而停止块决定处理的负荷得到减轻，可以减小动作量保持部的规模。

<动作>

对于参照图10所说明的可编程逻辑电路动作，参照图11进行说明。图11是图10的可编程逻辑电路进行的逻辑块控制处理的流程图。

阈值比较部301判定可编程逻辑电路部1整体的动作量是否未达到第1阈值(步骤S201)。

如果整体的动作量是未达到第1阈值(S201：YES)，则停止块决定部302将停止块决定为没有，控制部50使全部的逻辑块进行动作(步骤S202)。

如果整体的动作量不是未达到第1阈值(S201：NO)，则阈值比较部301判定可编程逻辑电路部1整体的动作量是否未达到第2阈值(步骤S203)。

如果整体的动作量是未达到第2阈值(S203：YES)，则按步骤S204～步骤S210来执行。在步骤S204～步骤S210中，除了逻辑块停止率的计算方法之外，执行和图5的步骤S101～步骤S107实质上相同的处理。

如果整体的动作量不是未达到第2阈值(S203：NO)，则可停止块数取得部2a取得能在执行对象的处理时使动作停止的逻辑块10的可停止块数N(步骤S211)。

停止块决定部303作为使动作停止的逻辑块，从可编程逻辑电路1具备的多个逻辑块，任意选择可停止块数N的逻辑块，将选择出的逻辑块决定为停止块(步骤S212)。

控制部50使在步骤S212中所决定的停止块的动作停止(步骤S213)。

(补充)

还有，本发明不限定为在上述各实施方式中所说明的内容，而在用来达到本发明的目的和与之相关或附带的目的的任何方式中，都能够实施，例如也可以是下面的方式。

(1)在上述实施方式中，虽然根据逻辑块的停止时间来决定使动作停止的逻辑块，但是也可以根据逻辑块的动作时间来决定使动作停止的逻辑块。

例如，也可以对于各个逻辑块，用可编程逻辑电路整体的动作时间Tall除以逻辑块的动作时间Trun，计算逻辑块的工作率。然后，从可编程逻辑电路部具备的多个逻辑块之中，按工作率高的顺序，将可停止逻辑块块数量的逻辑块决定为停止块。

(2)在上述第1及第2实施方式中，也可以和第3实施方式相同，只有在可编程逻辑电路部1的动作量大于等于第1阈值且未达到第2阈值时，才执行停止块的决定处理，该处理利用了基于停止时间的停止率。

(3)在上述实施方式中，虽然利用各逻辑块的停止率，来决定停止块，但是既可以利用各逻辑块的停止时间本身，也可以利用各逻辑块的停止次数。

(4)在上述实施方式中例如也可以附加下述功能，该功能为，在可编程逻辑电路进行动作的期间中，计算各逻辑块的停止率，判断停止块的停止率对全部动作块的停止率是否处于规定的范围内，检测停止率对某个动作块的停止率没有在规定范围内的停止块，强行使检测到的停止块进行动作。这里，规定的范围是，根据下述逻辑块间的停止率之差设定的设计项目，该逻辑块假定为存在因逻辑块间的老化度之差而无法在逻辑块间进行数据交接的可能性。例如，规定的范围大于等于当前动作的逻辑块停止率的90％。

(5)在上述实施方式中，虽然为了计量可编程逻辑电路部整体的动作量和各逻辑块的动作量，对未图示的振荡电路振荡的时钟信号的时钟脉冲数进行计数，但是也可以由分频电路对未图示的振荡电路振荡的时钟信号进行分频，对分频后的时钟信号进行计数。

(6)在上述实施方式中，虽然使可编程逻辑电路部1具备的逻辑块分别独立来控制逻辑块的停止等动作状态，但是也可以将多个逻辑块分为多个组，按组单位控制逻辑块的停止等动作状态。这种情况下，可以节约逻辑块的停止等动作状态的控制所需要的布线资源和逻辑资源。

(7)在上述实施方式中，虽然采用在可编程逻辑电路部1的外部和内部各自分开设置的控制电路，实现进行逻辑块停止控制等的控制机构，但是也可以采用只设置于外部的控制电路或者只设置于内部的控制电路，来实现。再者，还可以将具有上述控制机构功能的一部分的控制电路设置于逻辑块内。

(8)在上述实施方式中，虽然不同于逻辑块设置了控制电路，但是也可以将逻辑块的某一个利用于控制电路中。这种情况下，只要将逻辑块大小适于控制的逻辑块使用于控制电路中，就可以实现可编程逻辑电路的小型化和低功率消耗化。

(9)在上述实施方式中，也可以设置表示各逻辑块停止状况的寄存器。这种情况下，通过利用寄存器值，即使在动作开始后补充变更结构时，也可以进行各逻辑块动作状况下的控制。

(10)在上述实施方式中，虽然在实际动作中结构转换时进行停止块的选择处理，但是也可以利用进行处理的结构及该结构的执行时间，预先进行停止块的选择处理。

(11)在上述实施方式中，虽然是将时钟脉冲门电路和电源切断电路设置在逻辑块内部的情形，但是既可以在全部的逻辑块中将时钟脉冲门电路和电源切断电路设置于逻辑块的外部，也可以只在一部分的逻辑块中将时钟脉冲门电路和电源切断电路设置于逻辑块的外部。

(12)在第2实施方式中，虽然通过将电源和模件电连接或者切断，来控制逻辑块的动作状态，但是也可以通过转换电源电压的电平，来控制逻辑块的动作状态。

(13)在第2实施方式中，虽然设置了用来电连接或者切断电源和模件260的开关机构(PMOS晶体管P201)和用来电连接或者切断模件260和接地片的开关机构(NMOS晶体管N201)，但是既可以只设置电连接或者切断电源和模件260的开关机构，也可以只设置电连接或者切断模件260和接地片的开关机构。

(14)在将上述实施方式的可编程逻辑电路使用于移动电话机时，也可以按间歇接收无线基站发送的信标(beacon)信号的定时，进行使动作停止的逻辑块的决定处理。

(15)在上述实施方式中，虽然通过由动作量保持部对时钟信号进行计数，来保持可编程逻辑电路部整体或逻辑块的动作时钟脉冲数，但是也可以由非易失性存储器等构成动作量保持部，并且设置对时钟信号进行计数的专用计数电路，将与控制电路当前动作的逻辑块和可编程逻辑电路部对应的动作量保持部的值，按照计数电路的输出增加1。

在上述实施方式中，也可以采用非易失性存储器或HDD(Hard DiskDrive/硬盘驱动器)等来构成存储部3。

产业上的可利用性

本发明可以利用于可编程逻辑电路具备的逻辑块动作控制。

Claims (8)

1、一种逻辑块控制系统，其特征为，

具备：

可编程逻辑电路部，具有多个进行逻辑运算处理的逻辑块，能够将各上述逻辑块间的布线状态设定变更为可编程；

决定机构，根据各上述逻辑块的停止时间，从多个上述逻辑块中，决定使动作停止的逻辑块，该逻辑块的数量为在执行对象的处理时能够使动作停止的逻辑块的块数量；以及

控制机构，使通过上述决定机构决定的上述逻辑块的动作停止，进行各上述逻辑块间布线状态的设定变更，以便能够执行上述对象的处理。

2、如权利要求1所述的逻辑块控制系统，其特征为：

上述决定机构，

不进行使动作停止的逻辑块的决定，而将上述逻辑块的全部决定为使之动作的逻辑块，直到上述可编程逻辑电路部的动作时间超过预先设定的开始时间为止，

若上述动作时间超过上述开始时间，则开始使动作停止的逻辑块的决定。

3、如权利要求1所述的逻辑块控制系统，其特征为：

还具备检测机构，该检测机构从停止动作的上述逻辑块中检测基于停止动作的上述逻辑块的停止时间的值未包含在下述范围内的逻辑块，该范围为相对基于正在动作的全部上述逻辑块的停止时间的值所预先设定的范围，

上述控制机构使通过上述检测机构检测的停止动作的上述逻辑块进行动作。

4、如权利要求1所述的逻辑块控制系统，其特征为：

还具备时钟脉冲门机构，该时钟脉冲门机构与各上述逻辑块相对应，在控制信号为第1逻辑状态时使时钟信号通过，在上述控制信号为第2逻辑状态时将时钟信号的通过切断，

上述控制机构通过将上述控制信号变为上述第2逻辑状态，使该逻辑块的动作停止，上述控制信号供应给与由上述决定机构决定的上述逻辑块对应的上述时钟脉冲门机构。

5、如权利要求1所述的逻辑块控制系统，其特征为：

还具备电源切断机构，该电源切断机构与各上述逻辑块相对应，在控制信号为第1逻辑状态时将上述逻辑块和电源进行电连接，在上述控制信号为第2逻辑状态时将该逻辑块和上述电源进行电切断，

上述控制机构通过将上述控制信号变为上述第2逻辑状态，使该逻辑块的动作停止，上述控制信号供应给与由上述决定机构决定的上述逻辑块对应的上述电源切断机构。

6、一种逻辑块控制系统，其特征为，

具备：

可编程逻辑电路部，具有多个进行逻辑运算处理的逻辑块，能够将各上述逻辑块间的布线状态设定变更为可编程；

决定机构，根据各上述逻辑块的动作时间，从多个上述逻辑块中，决定使动作停止的逻辑块，该逻辑块的数量为在执行对象的处理时能够使动作停止的逻辑块的块数量；以及

控制机构，使通过上述决定机构决定的上述逻辑块的动作停止，进行各上述逻辑块间布线状态的设定变更，以便能够执行上述对象的处理。

7、一种逻辑块控制方法，用来在具有多个进行逻辑运算处理的逻辑块，并能够将各上述逻辑块间的布线状态设定变更为可编程的可编程逻辑电路部中，控制各上述逻辑块的动作，该方法的特征为，

具备：

决定步骤，根据各上述逻辑块的停止时间，从多个上述逻辑块中，决定使动作停止的逻辑块，该逻辑块的数量为在执行对象的处理时能够使动作停止的逻辑块的块数量；以及

控制步骤，使通过上述决定步骤决定的上述逻辑块的动作停止，进行各上述逻辑块间布线状态的设定变更，以便能够执行上述对象的处理。

8、一种逻辑块控制方法，用来在具有多个进行逻辑运算处理的逻辑块，并能够将各上述逻辑块间的布线状态设定变更为可编程的可编程逻辑电路部中，控制各上述逻辑块的动作，该方法的特征为，

具备：

决定步骤，根据各上述逻辑块的动作时间，从多个上述逻辑块中，决定使动作停止的逻辑块，该逻辑块的数量为在执行对象的处理时能够使动作停止的逻辑块的块数量；以及

控制步骤，使通过上述决定步骤决定的上述逻辑块的动作停止，进行各上述逻辑块间布线状态的设定变更，以便能够执行上述对象的处理。

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