CN101296214B - 时间正交频分复用调制解调器 - Google Patents

Abstract

本发明公开了一种时间正交频分复用调制解调器，它涉及通信领域中发射功率受限、抗频偏能力强、抵抗符号间干扰的调制解调器装置。它由低中频调制器、解调器、辅助复/分接器、中频放大器、D/A变换器、低通滤波器、本振模块、混频器、相加器、带通滤波器、电源等部件组成。它采用一种具有准恒包络传输的TOFDM信号，实现与传统的OFDM技术相同的抵抗符号间干扰的性能，具有收集多径的能力，而且克服了峰均功率比大和抗频偏能力差的问题，实现了时间正交频分复用调制解调。还具有集成化程度高、体积小、重量轻、机动性好等特点。特别适用于功率严重受限的强多径高速运动目标间的大容量无线数据传输的调制解调器装置。

Description

时间正交频分复用调制解调器

技术领域

本发明涉及通信领域中的一种时间正交频分复用(简称TOFDM)调制解调器，特别适用于功率严重受限的强多径高速运动目标间的大容量无线数据传输的调制解调器装置。

背景技术

正交频分复用(OFDM)技术在一定条件下能够有效的抑制强多径带来的传输损伤，抗符号间干扰、抗衰落、频带利用率高是OFDM技术的突出优点。但该技术有两个突出的缺陷：发射机的峰均功率比很大(≥7)和抗频偏能力差。在地空、空空大容量全向天线之间的无线通信中，由于发射功率受限，并且机体和地物地貌造成了严重多径传播，此外信源信宿相对高速运动，存在很大的多普勒频移，因此OFDM技术的应用受到了极大的限制。

发明内容

本发明的目的在于避免上述背景技术中的不足之处而提供一种具有准恒包络传输、抗频偏能力强的时间正交频分复用调制解调器。本发明不但具有与传统的OFDM技术相同的抵抗符号间干扰的性能，具有收集多径的能力，而且克服了峰均功率比大和抗频偏能力差的问题，还具有集成化程度高、体积小、重量轻、机动性好等特点。

本发明的目的是这样实现的：

它包括辅助复/分接器1、中频放大器4、第一D/A变换器5-1至第二D/A变换器5-2、第一低通滤波器6-1至第二低通滤波器6-2、第一本振模块7-1至第二本振模块7-2、第一混频器8-1至第二混频器8-2、相加器9、带通滤波器10、电源29，其特征在于：还包括低中频调制器2、解调器3；

低中频调制器2包括串并变换模块11、第一延时模块12-1至第五延时模块12-5、第一差分编码模块13-1至第六差分编码模块13-6、第一基带成形模块14-1至第六基带成形模块14-6、第一组的第一相乘模块15-1至第一组的第六相乘模块15-6、第二组的第一相乘模块16-1至第二组的第六相乘模块16-6、第一相加模块17-1至第二相加模块17-2、分频模块18、单频信号产生模块19、移相模块20；

其中辅助复/分接器1的输入端口1、2、5、6分别与外部输入的信息码流A端口、符号时钟B端口，解调器3的输出端口3、4相连，其输出端口3、4分别与低中频调制器2输入端口1、2，输出端口7、8分别与外部输出的信息码流C端口、符号时钟D端口相连，辅助复/分接器1的输入端口1、2分别接收信息码流、符号时钟，输入端口5、6分别接收解调器3解调出的信息码流、符号时钟，输出端口3、4分别输出复分接后的信息码流、符号时钟至低中频调制器2，输出端口7、8分别输出分接后的信息码流、符号时钟；低中频调制器2输出端口3、4分别与第一D/A变换器5-1、第二D/A变换器5-2的各输入端口1相连，第一D/A变换器5-1至第二D/A变换器5-2的各输出端口2分别与第一低通滤波器6-1至第二低通滤波器6-2的各输入端口1相连，低中频调制器2将低中频调制信号分别输出至第一D/A变换器5-1至第二D/A变换器5-2进行数模变换，数模变换后的信号再进行低通滤波；第一混频器8-1至第二混频器8-2的各输入端口1、2分别与第一低通滤波器6-1至第二低通滤波器6-2的各输出端口2，第一本振模块7-1至第二本振模块7-2的各输出端口1相连，其输出端口3分别与相加器9的输入端口1、2相连，第一混频器8-1至第二混频器8-2分别将第一本振模块7-1至第二本振模块7-2输出的本振信号与低通滤波后的信号进行混频，混频后的信号输出至相加器9；带通滤波器10的输入端口1与相加器9的输出端口3相连，其输出端口2通过中频电缆与发信机输入端口E相连，带通滤波器10将相加器9输出的相加信号进行带通滤波后输出；中频放大器4的输入端口1通过中频电缆与收信机输出端口F相连，其输出端口2、3分别与解调器3的输入端口1、2连接，中频放大器4将输入的中频信号进行自动增益控制，控制后的信号再与两个不同频率的本振信号混频，混频后的两个信号分别输出至解调器3；电源29出端+V电压端与各部件相应电源端并接，提供各个部件需要的电源；

所述的低中频调制器2中的串并变换模块11输入端1脚与辅助复/分接器1输出端口3相连，其输出端2、3、4、5、6、7脚分别与第一差分编码模块13-1输入端1脚，第一延时模块12-1至第五延时模块12-5输入端1脚相连，第一延时模块12-1至第五延时模块12-5各输出端2脚分别与第二差分编码模块13-2至第六差分编码模块13-6各输入端1脚相连，串并变换模块将辅助复分接输出的串行码流进行串并变换后得到六路并行码流，第一路输出至第一差分编码模块13-1，第二路至第五路分别输出至第一延时模块12-1至第五延时模块12-5进行延时，延时后的码流分别输出至第二差分编码模块13-2至第六差分编码模块13-6，第一差分编码模块13-1至第六差分编码模块13-6分别将输入码流进行差分编码后输出至第一基带成形模块14-1至第六基带成形模块14-6；第一基带成形模块14-1至第六基带成形模块14-6各输入端1脚分别与第一差分编码模块13-1至第六差分编码模块13-6各输出端2脚相连，各输出端2、3脚分别与第一组的第一相乘模块15-1至第一组的第六相乘模块15-6各输入端1脚，第二组的第一相乘模块16-1至第二组的第六相乘模块16-6各输入端2脚相连，第一基带成形模块14-1至第六基带成形模块14-6分别将第一差分编码模块13-1至第六差分编码模块13-6输出的码流进行基带成形，基带成形信号分别输出至第一组的第一相乘模块15-1至第一组的第六相乘模块15-6、第二组的第一相乘模块16-1至第二组的第六相乘模块16-6；第一组的第一相乘模块15-1至第一组的第三相乘模块15-3各输入端2脚分别与单频信号产生模块19输出端1、2、3脚相连，各输出端3脚分别与第一相加模块17-1输入端1、3、5脚相连，第一组的第四相乘模块15-4至第一组的第六相乘模块15-6各输入端2脚分别与单频信号产生模块19输出端1、2、3脚相连，各输出端3脚分别与第二相加模块17-2输入端1、3、5脚相连，第一组的第一相乘模块15-1至第一组的第六相乘模块15-6分别将输入的载波信号与基带成形信号相乘，形成I路调制信号，I路调制信号分别输出至第一相加模块17-1与第二相加模块17-2；第二组的第一相乘模块16-1至第二组的第三相乘模块16-3各输入端1脚分别与移相模块20输出端4、5、6脚相连，各输出端3脚分别与第一相加模块17-1输入端2、4、6脚相连，第二组的第四相乘模块16-4至第二组的第六相乘模块16-6各输入端1脚分别与移相模块20输出端4、5、6脚相连，各输出端3脚分别与第二相加模块17-2输入端2、4、6脚相连，第二组的第一相乘模块16-1至第二组的第六相乘模块16-6分别将移相模块输出的载波与基带成形信号相乘，形成Q路调制信号，Q路调制信号分别输出至第一相加模块17-1与第二相加模块17-2；第一相加模块17-1至第二相加模块17-2各输出端7脚分别与第一D/A变换器5-1至第二D/A变换器5-2的各输入端口1相连，第一相加模块17-1至第二相加模块17-2分别将相加后的信号输出至第一D/A变换器5-1至第二D/A变换器5-2；分频模块18输入端1脚与辅助复/分接器1输出端口4相连，其输出端2脚与串并变换模块11输入端8脚相连，分频模块18将输入的符号时钟进行分频；移相模块20输入端1、2、3脚分别与单频信号产生模块19输出端1、2、3脚相连，移相模块19将单频信号分别进行移相；串并变换模块11、第一延时模块12-1至第五延时模块12-5、第一差分编码模块13-1至第六差分编码模块13-6、第一基带成形模块14-1至第六基带成形模块14-6、第一组的第一相乘模块15-1至第一组的第六相乘模块15-6、第二组的第一相乘模块16-1至第二组的第六相乘模块16-6、第一相加模块17-1至第二相加模块17-2、分频模块18、单频信号产生模块19、移相模块20各输入端9脚与电源29出端+V电压端连接，各输入端10脚与接地端连接，电源提供各个模块的工作电压，地端将各个模块接地端。

本发明解调器3包括第一A/D变换器21-1至第二A/D变换器21-2、第一数字下变频模块22-1至第六数字下变频模块22-6、第一相干检测模块23-1至第六相干检测模块23-6、第一积分判决模块24-1至第六积分判决模块24-6、第一差分解码模块25-1至第六差分解码模块25-6、第一奇偶合路模块26-1至第六奇偶合路模块26-6、并串变换模块27、位同步模块28；所述的第一A/D变换器21-1至第二A/D变换器21-2的各输入端1脚分别与中频放大器4的输出端口2、3相连，第一数字下变频模块22-1至第三数字下变频模块22-3各输入端1脚与第一A/D变换器21-1输出端2脚相连，第四数字下变频模块22-4至第六数字下变频模块22-6各输入端1脚与第二A/D变换器21-2输出端2脚相连，第一数字下变频模块22-1至第六数字下变频模块22-6各输出端2、3脚分别与第一相干检测模块23-1至第六相干检测模块23-6各输入端1、2脚相连，第一A/D变换器21-1至第二A/D变换器21-2分别将输入的中频放大信号进行模数变换，模数变换后的信号分别输出至第一数字下变频模块22-1至第六数字下变频模块22-6并变换到零中频，零中频信号输出至第一相干检测模块23-1至第六相干检测模块23-6；第一积分判决模块24-1至第六积分判决模块24-6各输入端1、2脚分别与第一相干检测模块23-1至第六相干检测模块23-6各输出端3、4脚相连，各输出端3、4脚分别与第一差分解码模块25-1至第六差分解码模块25-6各输入端1、2脚相连，第一积分判决模块24-1至第六积分判决模块24-6分别将输入的相干检测信号进行积分判决，判决出的码字分别输出至第一差分解码模块25-1至第六差分解码模块25-6；第一奇偶合路模块26-1至第六奇偶合路模块26-6各输入端1、2脚分别与第一差分解码模块25-1至第六差分解码模块25-6各输出端3、4脚相连，各输出端3脚分别与并串变换模块27输入端1、2、3、4、5、6脚相连，第一奇偶合路模块26-1至第六奇偶合路模块26-6分别将输入的信息码流进行奇偶合路，奇偶合路后的信号分别输出至并串变换模块27；并串变换模块27输入端7脚与位同步模块28输出端2脚相连，输出端8脚与辅助复/分接器1输入端口5相连，并串变换模块27将输入的并行码流变换成串行码流，串行码流输出至辅助复/分接器1；位同步模块28输出端1脚分别与第一积分判决模块24-1至第六积分判决模块24-6各输入端5脚相连，输出端2脚与辅助复/分接器1输入端口6相连，位同步模块28产生位同步信号，位同步信号输出至第一积分判决模块24-1至第六积分判决模块24-6、辅助复/分接器1；第一A/D变换器21-1至第二A/D变换器21-2、第一数字下变频模块22-1至第六数字下变频模块22-6、第一相干检测模块23-1至第六相干检测模块23-6、第一积分判决模块24-1至第六积分判决模块24-6、第一差分解码模块25-1至第六差分解码模块25-6、第一奇偶合路模块26-1至第六奇偶合路模块26-6、并串变换模块27、位同步模块28各输入端9脚与电源29出端+V电压端连接，各输入端10脚与接地端连接，电源29提供各个模块的工作电压，地端将各个模块接地端。

本发明相比背景技术具有如下优点：

1.本发明采用的低中频调制器2，通过把原信息码流分成六路，并用六个频率传送，增加了信道信号的长度，以提高抵抗多径引起的码间干扰的能力，在时间上使振幅峰值正交形成时间正交频分复用符号传输，与OFDM技术相比，降低了峰均功率比，使六个频率信号具有接近于1的峰均功率比，同时实现多径分集接收的功能。

2.本发明采用的解调器3实现了由六路组成的时间正交频分复用信号的失真自适应相干解调，实现了良好的抵抗码间干扰的性能。

3.本发明的主要部分采用大规模现场可编程器件制作，因此可通过配置不同的程序灵活地实现对本装置工作参数的修改，使设备的结构大大简化，成本显著降低。

4.本发明集成化程度高，因此体积小，重量轻，性能稳定可靠，维修方便，设备机动能力明显提高。

附图说明

图1是本发明电原理方框图。

图2是本发明低中频调制器2实施例的电原理图。

图3是本发明解调器3实施例的电原理图。

具体实施方式

参照图1至图3，本发明由辅助复/分接器1、低中频调制器2、解调器3、中频放大器4、第一D/A变换器5-1至第二D/A变换器5-2、第一低通滤波器6-1至第二低通滤波器6-2、第一本振模块7-1至第二本振模块7-2、第一混频器8-1至第二混频器8-2、相加器9、带通滤波器10、电源29组成。图1是本发明的电原理方框图，实施例按图1连接线路。其中辅助复/分接器1的作用是通过端口B输入符号时钟，输入端口A输入外部信息码流，进行分帧处理，并将分帧处理的信息码流、符号时钟通过输出端口3、4提供给低中频调制器2；接收解调器3解调出的复合码流以及符号时钟，进行去帧处理，分离出业务信息并输出给外部信码端口C，同时输出符号时钟至外部符号时钟端口D。实施例辅助复/分接器1采用美国Alterna公司生产Stratix系列FPGA芯片制作。

本发明低中频调制器2的输入端口1、2分别输入辅助复/分接器1的输出端口3、4输出的信息码流、时钟，并将信息码流调制成两路低中频时间正交频分复用信号，由低中频调制器2的输出端口3、4将形成的两路低中频信号分别送至第一D/A变换器5-1和第二D/A变换器5-2。它由串并变换模块11、第一延时模块12-1至第五延时模块12-5、第一差分编码模块13-1至第六差分编码模块13-6、第一基带成形模块14-1至第六基带成形模块14-6、第一组的第一相乘模块15-1至第一组的第六相乘模块15-6、第二组的第一相乘模块16-1至第二组的第六相乘模块16-6、第一相加模块17-1至第二相加模块17-2、分频模块18、单频信号产生模块19、移相模块20组成。图2是本发明低中频调制器2的电原理图，实施例按图2连接线路。

串并变换模块11的作用是将辅助复/分接器1输出的信息码流进行串并变换，并将其分为并行的6路，第1路由输出端口2脚输出送至第一差分编码模块13-1，第2路至第5路分别经输出端口3至7脚输出送入第一延时模块12-1至第五延时模块12-5。第一延时模块12-1至第五延时模块12-5将串并变换模块输出的5路并行码流分别延时1/6～5/6个符号周期，然后送入第一差分编码模块13-2至第六差分编码模块13-6。第一差分编码模块13-1至第六差分编码模块13-6的作用是将输入的码流信息进行差分编码后输出给第一基带成形模块14-1至第六基带成形模块14-6。第一基带成形模块14-1至第六基带成形模块14-6分别输入第一差分编码模块13-1至第六差分编码模块13-6输出的码流信息，并对其进行基带成形处理形成升余弦信号。分频模块18将输入的时钟信号进行分频，形成低中频调制器2的每个模块的时钟控制信号。单频信号产生模块19产生3个单频载波信号，用于将基带成形信号混频至低中频，其输出送入第一组的第一相乘模块15-1至第一组的第六相乘模块15-6及移相模块20。移相模块20用于将单频信号产生模块19产生三个单载波进行90°移相。第一组的第一相乘模块15-1至第一组的第三相乘模块15-3分别将三个单载波与第一基带成形模块14-1至第三基带成形模块14-3输出的升余弦信号进行相乘，形成3路并行的QPSK调制的I支路信号；第一组的第四相乘模块15-4至第一组的第六相乘模块15-6形成另外3路并行QPSK调制的I支路信号。第二组的第一相乘模块16-1至第二组的第三相乘模块16-3分别将90°移相后的三个单频载波与第一基带成形模块14-1至第三基带成形模块14-3输出的升余弦信号进行相乘，形成3路并行的QPSK调制的Q支路信号；第二组的第四相乘模块16-4至第二组的第六相乘模块16-6形成另外3路并行的QPSK调制的Q支路信号。第一相加模块17-1将前3路I支路、Q支路信号进行叠加，第二相加模块17-2将后3路I支路、Q支路信号进行叠加，形成两路带内3频的时间正交频分复用信号，两路信号的相对时延为1/2符号周期。实施例串并变换模块11、第一延时模块12-1至第五延时模块12-5、第一差分编码模块13-1至第六差分编码模块13-6、第一基带成形模块14-1至第六基带成形模块14-6、第一组的第一相乘模块15-1至第一组的第六相乘模块15-6、第二组的第一相乘模块16-1至第二组的第六相乘模块16-6、第一相加模块17-1至第二相加模块17-2、分频模块18、单频信号产生模块19和移相模块20均采用一块美国Alterna公司生产Stratix系列FPGA芯片制作。

本使用新型第一D/A变换器5-1与第二D/A变换器5-2分别将由低中频调制器2输出的两路数字低中频信号变成模拟信号，并分别送入第一低通滤波器6-1至第二低通滤波器6-2。第一低通滤波器6-1至第二低通滤波器6-2的作用是分别将两路模拟低中频信号进行低通滤波后输出至第一混频器8-1和第二混频器8-2。第一本振模块7-1和第二本振模块7-2分别产生两个不同频率的中频副载波，并送入第一混频器8-1和第二混频器8-2。第一混频器8-1和第二混频器8-2的目的是把两路低中频信号分别与副载波混频，形成两路中频信号，并输送给相加器9。相加器9把输入的两路中频信号进行叠加，形成一路带内6频的中频时间正交频分复用信号。带通滤波器10将相加器9输出的中频时间正交频分复用信号进行带通滤波后，输出至发信机输入端口E。实施例第一D/A变换器5-1与第二D/A变换器5-2采用美国A/D公司生产的AD9763型芯片制作。第一本振模块7-1和第二本振模块7-2采用美国A/D公司生产的AD9854型芯片制作。第一混频器8-1和第二混频器8-2采用成都亚光公司生产的HSB3混频器制作。带通滤波器10采用成都天之公司生产的SBP-70型带通滤波器制作。

本发明中频放大器4输入端口1接收来自收信机输出F端口的中频信号，对其进行自动增益控制中频放大，然后分别与两个不同频率的本振混频形成两路带内3频的低中频时间正交频分复用信号，由端口2、3输出给解调器3。实施例中频放大器4采用市售XN402型集成放大器制作。

本发明解调器3的作用是将两路带内3频的时间正交频分复用信号变换得到基带时间正交频分复用信号后，经失真自适应相干检测对其进行解调，恢复出原始码流信息。它由第一A/D变换器21-1至第二A/D变换器21-2、第一数字下变频模块22-1至第六数字下变频模块22-6、第一相干检测模块23-1至第六相干检测模块23-6、第一积分判决模块24-1至第六积分判决模块24-6、第一差分解码模块25-1至第六差分解码模块25-6、第一奇偶合路模块26-1至第六奇偶合路模块26-6、并串变换模块27、位同步模块28组成，图3是本发明解调器3的电原理图，实施例按图3连接线路。其中第一A/D变换器21-1和第二A/D变换器21-2接收中频放大器4的输出端口2、3的两路模拟低中频时间正交频分复用信号，并通过采样将其变为数字信号。

第一数字下变频模块22-1至第三数字下变频模块22-3与第四数字下变频模块22-4至第六数字下变频模块22-6分别输入由第一A/D变换器21-1和第二A/D变换器21-2出端口2输出的带内3频的低中频时间正交频分复用信号，并将其下变频到零中频，得到6路并行的基带时间正交频分复用信号，每一路分为I、Q支路信号，分别通过端口2、3脚输出。第一相干检测模块23-1至第六相干检测模块23-6的作用是分别对第一数字下变频模块22-1至第六数字下变频模块22-6输出的6路并行的基带时间正交频分复用信号通过失真自适应相干解调，检测出多径合成的时变波形，同时起到多径分集的作用。位同步模块28通过比特同步提取处理，产生几种定时脉冲信号，一种用于积分判决用的脉冲信号，输送给第一积分判决模块26-1至第六积分判决模块26-6使用；另一种用于码流合成用的定时脉冲信号，提供给并串变换模块27使用，并将定时脉冲信号由端口2脚输出给辅助复/分接器1的输入端口6。第一积分判决模块24-1至第六积分判决模块24-6在位同步模块28输出的位同步信号的控制下，分别对第一相干检测模块23-1至第六相干检测模块23-6输出的包含I、Q支路的6路相干信号进行积分粹息并在码元结束时刻抽样判决恢复出数字信息。第一差分解码模块25-1至第六差分解码模块25-6的作用是分别把第一积分判决模块24-1至第六积分判决模块24-6输出的数字信息进行差分解码，确定出原始数字信息。第一奇偶合路模块26-1至第六奇偶合路模块26-6分别用于将第一差分解码模块25-1至第六差分解码模块25-6输出的I、Q支路数字信息进行奇偶合路，并输送给并串变换模块27。并串变换模块27接收第一奇偶合路模块26-1至第六奇偶合路模块26-6输出的6路并行的数字信息，并在位同步模块28输出的位同步信号的控制下，通过并串变换恢复出原始发送信息，输出至辅助复/分接器1的输入端口6。实施例第一数字下变频模块22-1至第六数字下变频模块22-6，第一相干检测模块23-1至第六相干检测模块23-6，第一积分判决模块24-1至第六积分判决模块24-6，第一差分解码模块25-1至第六差分解码模块25-6，第一奇偶合路模块26-1至第六奇偶合路模块26-6，并串变换模块27，位同步模块28均采用一块美国Alterna公司生产Stratix系列FPGA芯片制作。A/D变换器21-1和21-2采用美国A/D公司生产的AD9218型和AD6604集成芯片制作。

本发明电源29提供整个调制解调器的直流工作电压，实施例采用市售通用集成稳压直流电源块制作，其输出+V电压为+3.3V供电电流为1A。

本发明简要工作原理如下：

发送信息时，辅助复/分接器1将外部业务信息端A输入的连续信码进行分帧处理。低中频调制器2把辅助复/分接器1输出的成帧信息，分成6路并行码流，并对2至6路分别延时，以便于形成准恒包络的时间正交信号，再对各路进行差分编码，然后进行基带成形处理形成升余弦基带信号，这样通过分路的方法，每路的符号周期变为原来的6倍，扩展了符号间隔，增强了抗码间干扰的能力；将1、4路与第一个低中频载波混频，第2、5路与第二个低中频载波混频，第3、6路与第三个低中频载波混频，三个低中频载波的频率具有一定间隔，之后，将前3路信号与后3路信号分别进行迭加，形成两路带内3频时间正交频分复用信号。两路低中频调制信号经过D/A变换和低通滤波后，再分别与两个不同频率的副载波信号进行混频，混频后两路信号相迭加，形成一路带内6频的中频时间正交频分复用信号，对其进行带通滤波后即可送入发信机。通过形成的带内6频的时间正交频分复用信号，扩展了符号间隔，可以实现很好的抗多径造成的码间干扰的能力，同时这种信号具有恒包络的特点，即传输时可以实现峰均功率比为1，避免了峰均功率比过大带来的功率使用问题。

接收信息时，中频放大器4接收来自收信机输出端口F的中频信号，将其放大后，与两个不同频率的本振分别进行混频后再进行低通滤波后，形成两路带内3频的低中频时间正交频分复用信号，然后送入解调器3。在解调器3中，对两路低中频信号进行A/D采样后，通过数字下变频完成从低中频到零中频的转换，每路低中频时间正交频分复用信号变换为并行的3路零中频信号，则可以得到6路并行的基带信号，随后该信号再分别送入第一相干检测模块23-1至第六相干检测模块23-6进行失真自适应相干解调，在位同步模块28提供的位同步时钟控制下，解调后的6路信号经积分判决得到二进制数字信息，然后再分别经过差分译码、奇偶合路后得到6路并行的数字信息码流，6路码流最后再经过并/串变换后即可恢复出原始发送信息。

本发明安装结构如下：

把图1至图3中所有电路器件安装在两块长、宽为135×260mm的印制板上，然后把印制板安装在一个长、宽、高为320×285×128mm的机箱内，机箱的前面板上安装信码入端口A、符号时钟入端口B、信码出端口C、符号时钟出端口D的电缆插座，在后面板上安装上发信机出入端口E、收信机出入端口F的电缆插座和电源输入端插座，组装成本发明。

Claims (2)

1.正交频分复用调制解调器，它包括辅助复/分接器(1)、中频放大器(4)、第一D/A变换器(5-1)至第二D/A变换器(5-2)、第一低通滤波器(6-1)至第二低通滤波器(6-2)、第一本振模块(7-1)至第二本振模块(7-2)、第一混频器(8-1)至第二混频器(8-2)、相加器(9)、带通滤波器(10)、电源(29)，其特征在于：还包括低中频调制器(2)、解调器(3)；

低中频调制器(2)包括串并变换模块(11)、第一延时模块(12-1)至第五延时模块(12-5)、第一差分编码模块(13-1)至第六差分编码模块(13-6)、第一基带成形模块(14-1)至第六基带成形模块(14-6)、第一组的第一相乘模块(15-1)至第一组的第六相乘模块(15-6)、第二组的第一相乘模块(16-1)至第二组的第六相乘模块(16-6)、第一相加模块(17-1)至第二相加模块(17-2)、分频模块(18)、单频信号产生模块(19)、移相模块(20)；

其中辅助复/分接器(1)的输入端口1、2、5、6分别与外部输入的信息码流A端口、符号时钟B端口，解调器(3)的输出端口3、4相连，其输出端口3、4分别与低中频调制器(2)输入端口1、2，输出端口7、8分别与外部输出的信息码流C端口、符号时钟D端口相连，辅助复/分接器(1)的输入端口1、2分别接收信息码流、符号时钟，输入端口5、6分别接收解调器(3)解调出的信息码流、符号时钟，输出端口3、4分别输出复分接后的信息码流、符号时钟至低中频调制器(2)，输出端口7、8分别输出分接后的信息码流、符号时钟；低中频调制器(2)输出端口3、4分别与第一D/A变换器(5-1)、第二D/A变换器(5-2)的各输入端口1相连，第一D/A变换器(5-1)至第二D/A变换器(5-2)的各输出端口2分别与第一低通滤波器(6-1)至第二低通滤波器(6-2)的各输入端口1相连，低中频调制器(2)将低中频调制信号分别输出至第一D/A变换器(5-1)至第二D/A变换器(5-2)进行数模变换，数模变换后的信号再进行低通滤波；第一混频器(8-1)至第二混频器(8-2)的各输入端口1、2分别与第一低通滤波器(6-1)至第二低通滤波器(6-2)的各输出端口2，第一本振模块(7-1)至第二本振模块(7-2)的各输出端口1相连，其输出端口3分别与相加器(9)的输入端口1、2相连，第一混频器(8-1)至第二混频器(8-2)分别将第一本振模块(7-1)至第二本振模块(7-2)输出的本振信号与低通滤波后的信号进行混频，混频后的信号输出至相加器(9)；带通滤波器(10)的输入端口1与相加器(9)的输出端口3相连，其输出端口2通过中频电缆与发信机输入端口E相连，带通滤波器(10)将相加器(9)输出的相加信号进行带通滤波后输出；中频放大器(4)的输入端口1通过中频电缆与收信机输出端口F相连，其输出端口2、3分别与解调器(3)的输入端口1、2连接，中频放大器(4)将输入的中频信号进行自动增益控制，控制后的信号再与两个不同频率的本振信号混频，混频后的两个信号分别输出至解调器(3)；电源(29)出端+V电压端与各部件相应电源端并接，提供各个部件需要的电源；

所述的低中频调制器(2)中的串并变换模块(11)输入端1脚与辅助复/分接器(1)输出端口3相连，其输出端2、3、4、5、6、7脚分别与第一差分编码模块(13-1)输入端1脚，第一延时模块(12-1)至第五延时模块(12-5)输入端1脚相连，第一延时模块(12-1)至第五延时模块(12-5)各输出端2脚分别与第二差分编码模块(13-2)至第六差分编码模块(13-6)各输入端1脚相连，串并变换模块将辅助复分接输出的串行码流进行串并变换后得到六路并行码流，第一路输出至第一差分编码模块(13-1)，第二路至第五路分别输出至第一延时模块(12-1)至第五延时模块(12-5)进行延时，延时后的码流分别输出至第二差分编码模块(13-2)至第六差分编码模块(13-6)，第一差分编码模块(13-1)至第六差分编码模块(13-6)分别将输入码流进行差分编码后输出至第一基带成形模块(14-1)至第六基带成形模块(14-6)；第一基带成形模块(14-1)至第六基带成形模块(14-6)各输入端1脚分别与第一差分编码模块(13-1)至第六差分编码模块(13-6)各输出端2脚相连，各输出端2、3脚分别与第一组的第一相乘模块(15-1)至第一组的第六相乘模块(15-6)各输入端1脚，第二组的第一相乘模块(16-1)至第二组的第六相乘模块(16-6)各输入端2脚相连，第一基带成形模块(14-1)至第六基带成形模块(14-6)分别将第一差分编码模块(13-1)至第六差分编码模块(13-6)输出的码流进行基带成形，基带成形信号分别输出至第一组的第一相乘模块(15-1)至第一组的第六相乘模块(15-6)、第二组的第一相乘模块(16-1)至第二组的第六相乘模块(16-6)；第一组的第一相乘模块(15-1)至第一组的第三相乘模块(15-3)各输入端2脚分别与单频信号产生模块(19)输出端1、2、3脚相连，各输出端3脚分别与第一相加模块(17-1)输入端1、3、5脚相连，第一组的第四相乘模块(15-4)至第一组的第六相乘模块(15-6)各输入端2脚分别与单频信号产生模块(19)输出端1、2、3脚相连，各输出端3脚分别与第二相加模块(17-2)输入端1、3、5脚相连，第一组的第一相乘模块(15-1)至第一组的第六相乘模块(15-6)分别将输入的载波信号与基带成形信号相乘，形成I路调制信号，I路调制信号分别输出至第一相加模块(17-1)与第二相加模块(17-2)；第二组的第一相乘模块(16-1)至第二组的第三相乘模块(16-3)各输入端1脚分别与移相模块(20)输出端4、5、6脚相连，各输出端3脚分别与第一相加模块(17-1)输入端2、4、6脚相连，第二组的第四相乘模块(16-4)至第二组的第六相乘模块(16-6)各输入端1脚分别与移相模块(20)输出端4、5、6脚相连，各输出端3脚分别与第二相加模块(17-2)输入端2、4、6脚相连，第二组的第一相乘模块(16-1)至第二组的第六相乘模块(16-6)分别将移相模块输出的载波与基带成形信号相乘，形成Q路调制信号，Q路调制信号分别输出至第一相加模块(17-1)与第二相加模块(17-2)；第一相加模块(17-1)至第二相加模块(17-2)各输出端7脚分别与第一D/A变换器(5-1)至第二D/A变换器(5-2)的各输入端口1相连，第一相加模块(17-1)至第二相加模块(17-2)分别将相加后的信号输出至第一D/A变换器(5-1)至第二D/A变换器(5-2)；分频模块(18)输入端1脚与辅助复/分接器(1)输出端口4相连，其输出端2脚与串并变换模块(11)输入端8脚相连，分频模块(18)将输入的符号时钟进行分频；移相模块(20)输入端1、2、3脚分别与单频信号产生模块(19)输出端1、2、3脚相连，移相模块(19)将单频信号分别进行移相；串并变换模块(11)、第一延时模块(12-1)至第五延时模块(12-5)、第一差分编码模块(13-1)至第六差分编码模块(13-6)、第一基带成形模块(14-1)至第六基带成形模块(14-6)、第一组的第一相乘模块(15-1)至第一组的第六相乘模块(15-6)、第二组的第一相乘模块(16-1)至第二组的第六相乘模块(16-6)、第一相加模块(17-1)至第二相加模块(17-2)、分频模块(18)、单频信号产生模块(19)、移相模块(20)各输入端9脚与电源(29)出端+V电压端连接，各输入端10脚与接地端连接，电源提供各个模块的工作电压，地端将各个模块接地端。

2.根据权利要求1所述的正交频分复用调制解调器，其特征在于：解调器(3)包括第一A/D变换器(21-1)至第二A/D变换器(21-2)、第一数字下变频模块(22-1)至第六数字下变频模块(22-6)、第一相干检测模块(23-1)至第六相干检测模块(23-6)、第一积分判决模块(24-1)至第六积分判决模块(24-6)、第一差分解码模块(25-1)至第六差分解码模块(25-6)、第一奇偶合路模块(26-1)至第六奇偶合路模块(26-6)、并串变换模块(27)、位同步模块(28)；所述的第一A/D变换器(21-1)至第二A/D变换器(21-2)的各输入端1脚分别与中频放大器(4)的输出端口2、3相连，第一数字下变频模块(22-1)至第三数字下变频模块(22-3)各输入端1脚与第一A/D变换器(21-1)输出端2脚相连，第四数字下变频模块(22-4)至第六数字下变频模块(22-6)各输入端1脚与第二A/D变换器(21-2)输出端2脚相连，第一数字下变频模块(22-1)至第六数字下变频模块(22-6)各输出端2、3脚分别与第一相干检测模块(23-1)至第六相干检测模块(23-6)各输入端1、2脚相连，第一A/D变换器(21-1)至第二A/D变换器(21-2)分别将输入的中频放大信号进行模数变换，模数变换后的信号分别输出至第一数字下变频模块(22-1)至第六数字下变频模块(22-6)并变换到零中频，零中频信号输出至第一相干检测模块(23-1)至第六相干检测模块(23-6)；第一积分判决模块(24-1)至第六积分判决模块(24-6)各输入端1、2脚分别与第一相干检测模块(23-1)至第六相干检测模块(23-6)各输出端3、4脚相连，各输出端3、4脚分别与第一差分解码模块(25-1)至第六差分解码模块(25-6)各输入端1、2脚相连，第一积分判决模块(24-1)至第六积分判决模块(24-6)分别将输入的相干检测信号进行积分判决，判决出的码字分别输出至第一差分解码模块(25-1)至第六差分解码模块(25-6)；第一奇偶合路模块(26-1)至第六奇偶合路模块(26-6)各输入端1、2脚分别与第一差分解码模块(25-1)至第六差分解码模块(25-6)各输出端3、4脚相连，各输出端3脚分别与并串变换模块(27)输入端1、2、3、4、5、6脚相连，第一奇偶合路模块(26-1)至第六奇偶合路模块(26-6)分别将输入的信息码流进行奇偶合路，奇偶合路后的信号分别输出至并串变换模块(27)；并串变换模块(27)输入端7脚与位同步模块(28)输出端2脚相连，输出端8脚与辅助复/分接器(1)输入端口5相连，并串变换模块(27)将输入的并行码流变换成串行码流，串行码流输出至辅助复/分接器(1)；位同步模块(28)输出端1脚分别与第一积分判决模块(24-1)至第六积分判决模块(24-6)各输入端5脚相连，输出端2脚与辅助复/分接器(1)输入端口6相连，位同步模块(28)产生位同步信号，位同步信号输出至第一积分判决模块(24-1)至第六积分判决模块(24-6)、辅助复/分接器(1)；第一A/D变换器(21-1)至第二A/D变换器(21-2)、第一数字下变频模块(22-1)至第六数字下变频模块(22-6)、第一相干检测模块(23-1)至第六相干检测模块(23-6)、第一积分判决模块(24-1)至第六积分判决模块(24-6)、第一差分解码模块(25-1)至第六差分解码模块(25-6)、第一奇偶合路模块(26-1)至第六奇偶合路模块(26-6)、并串变换模块(27)、位同步模块(28)各输入端9脚与电源(29)出端+V电压端连接，各输入端10脚与接地端连接，电源(29)提供各个模块的工作电压，地端将各个模块接地端。

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