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CN101295693A - 半导体器件 - Google Patents

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CN101295693A
CN101295693A CNA2008100931811A CN200810093181A CN101295693A CN 101295693 A CN101295693 A CN 101295693A CN A2008100931811 A CNA2008100931811 A CN A2008100931811A CN 200810093181 A CN200810093181 A CN 200810093181A CN 101295693 A CN101295693 A CN 101295693A
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semiconductor
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Abstract

在包括具有多个功能块的半导体芯片的半导体器件中，由于每个功能块和其他半导体芯片之间的低效率通信，而导致不能获得所需的通信速度。一种半导体器件包括：第一半导体芯片，包括多个第一功能块，每个第一功能块用作执行特定功能的单元电路；多个第一通信通路，分别连接到多个第一功能块的每一个，被用于向多个第一功能块的每一个输入和从多个第一功能块的每一个输出；以及支撑第一半导体芯片的内插板，其中提供第一通信通路，以在内插板厚度方向上穿透内插板。

Description

半导体器件
本申请基于日本专利申请第2007-113801号，其内容以引用的方式并入本文。
技术领域
本发明涉及半导体器件。
背景技术
图7是显示了半导体器件的框图。在半导体器件100中，通过提供在半导体封装的基板或系统板中的通信通路130，处理器芯片110和存储器芯片120互相连接在一起。处理器芯片110为多核处理器，包括了多个处理器核112。
因此，包括多核处理器(处理器芯片110)的半导体器件100被期望通过并行操作多个处理器核112而呈现出优越的性能。
然而，在半导体器件100中，多个处理器核112通过在处理器芯片110上共同提供的I/O区域来接收和输出信号。因此，尽管处理器核112的并行操作，与存储器芯片120的通信都不能有效地执行，其损害了否则就能获得的高操作速度，从而限制了半导体器件100的性能。此外，通过提供在半导体封装的基板或系统板中的通信通路130，换句话说，通过长距离，实现了处理器芯片110和存储器芯片120之间的通信。这种配置可以招致产生自通信延迟的、半导体器件100性能的降低。
如图8所示，此种通信延迟缺点的解决方案可以是：在包括处理器核142的半导体芯片140中提供存储器区域144，从而提高处理器核142和存储器区域144之间的通信速度。然而，这种结构不可避免地导致半导体芯片140的面积正比于存储器区域144的覆盖区而增加。除此以外，在这种情况下，并不总能保证存储器区域144的足够容量，这是因为增加存储器区域144的容量招致半导体芯片140面积的进一步增加。除此以外，提供多个处理器核并未给出下述问题的解决方案：并不能获得期望以并行操作多个处理器核而达到的高操作速度。
下文中引用的非专利文件1建议了一种结构，在该结构中，通过提供在存储器芯片和处理器芯片之间的凸块，包括穿透硅衬底的通孔的存储器芯片被堆叠在包括多个处理器核的处理器芯片之上。这种结构允许将大容量存储器分配到每个处理器核。在这种情况下，处理器核和存储器芯片之间的通信通过穿透硅衬底的通孔的媒介作用而被执行。换句话说，处理器核和存储器之间的通信由形成在存储器芯片上的穿透硅通孔的媒介作用而实现。在形成在存储器芯片上的穿透硅通孔的侧壁上，提供了相对硅绝缘的绝缘层。因此，形成在存储器芯片上(在硅衬底上)的穿透硅通孔具有大寄生电容，其阻碍了通信速度的增加。而且，为了增加来自处理器的通信通路的数目，在存储器芯片上的穿透硅通孔的数目必须增加。此外，不能在提供了穿透硅通孔的区域中形成诸如晶体管的器件，这将会导致每单位容量存储器芯片成本的增加。
例如，可以在日本专利申请第2006-19433号、日本专利申请第2003-60153号、日本专利申请第2001-24150号、和日本专利申请第2001-24089号中，并且也可以在下文引用的网址中，找到前述技术的参考。
[专利文件1]日本专利申请第2006-19433号
[专利文件2]日本专利申请第2003-60153号
[专利文件3]日本专利申请第2001-24150号
[专利文件4]日本专利申请第2001-24089号
[非专利文件1]
http://techon.nikkeibp.co.jp/article/NEWS/20060927/121563/
[非专利文件2]
http://japan.cnet.com/news/ent/story/0，2000056022，20254608，00.htm
如上所述，在包括具有多个处理器核的处理器芯片的半导体器件中，尽管处理器核的并行操作期待在处理速度上达到极大的增加，还没有获得在处理器芯片的每个处理器核和存储器芯片之间的足够高的通信速度。
这也是包括多个功能块的半导体芯片所具有的情况。更详细地，在包括多个功能块的半导体芯片中，I/O区域必须在功能块之间共享，其导致了这样的缺点：与其他半导体芯片通信效率的降低、源自每个功能块和其他半导体芯片之间的长通信距离的通信延迟、以及源自用于其他半导体芯片的通信通路中寄生电容的通信延迟，所述通信通路例如穿透硅通孔。
由于前述问题，本发明的目的在于提供包括具有多个功能块的半导体芯片的半导体器件，其能够增加在每个功能块和其他半导体芯片之间的通信速度。
发明内容
在一个实施例中，提供了一种半导体器件，包括：包括多个第一功能块的第一半导体芯片、多个第一通信通路以及支撑第一半导体芯片的内插板，第一半导体芯片的每个第一功能块用作执行特定功能的单元电路；多个第一通信通路分别连接到多个第一功能块的每一个，被用作向多个第一功能块的每一个输入和从多个第一功能块的每一个输出，其中提供第一通信通路，以在内插板的厚度方向上穿透内插板。
在如此构成的半导体器件中，第一半导体芯片的多个第一功能块的每一个连接到通信通路(第一通信通路)。通信通路被提供，以在内插板的厚度方向上穿透支撑第一半导体芯片的内插板。这种结构允许功能块的每一个并行执行通信，从而提高了通信速度。而且，提供通信通路(第一通信通路)，以穿透内插板的厚度方向，缩小了到其他芯片或外部终端的通信距离，从而增加了通信速度。
在前述半导体器件中，第一半导体芯片可与多个第一功能块一同包括通信通路。
在前述半导体器件中，第一功能块可以是处理器核，并且第一半导体芯片可以是包括多个处理器核的处理器芯片。
前述半导体器件可进一步包括第二半导体芯片，其位于与在其上提供第一半导体芯片的第一表面相对的、内插板的第二表面上，并且第一和第二半导体芯片可以通过第一通信通路互相连接。
在前述半导体器件中，第二半导体芯片可以包括多个第二功能块，每个第二功能块都用作执行特定功能的单元电路，并且多个第二功能块可以每个都通过第一通信通路与多个第一功能块电连接。
在前述半导体器件中，第二半导体芯片可包括多个第二功能块，并且多个第二功能块可以由第一功能块所共享。
在前述半导体器件中，第二功能块可以是存储器核，并且第二半导体芯片可以是包括多个存储器核的存储器芯片。
在这样构造的半导体器件中，包括多个处理器核的处理器芯片以及包括多个存储器核的存储器芯片被定位，以使得它们以内插板相互相对。通过连接到每个处理器核的通信通路(第一通信通路)，处理器核可与存储器芯片并行通信，其导致了通信速度的增加。而且，通过穿透内插板厚度方向的通信通路(第一通信通路)的媒介作用，形成了芯片之间的通信。这种布置能缩短芯片之间的通信距离，从而增加了通信速度。
因此，本发明提供了包括具有多个功能块的半导体芯片的半导体器件，其能够增加每一个功能块和其他半导体芯片之间的通信速度。
附图说明
本发明的上述和其它目的、优点和特征，将通过下述结合附图对特定优选实施例的描述而变得更加明显，在附图中：
图1A和1B是示出了根据本发明第一实施例的半导体器件的俯视图；
图2是沿图1A和1B中的线II-II截取的横截面图；
图3是示出了根据本发明第二实施例的半导体器件的横截面图；
图4是示出了根据本发明第三实施例的半导体器件的横截面图；
图5是示出了根据本发明第四实施例的半导体器件的横截面图；
图6是示出了根据本发明第五实施例的半导体器件的横截面图；
图7是显示传统半导体器件的框图；以及
图8是用于解释传统技术缺点的示意图。
具体实施方式
现将参考示例性实施例来描述本发明。本领域技术人员应当理解的是：可使用本发明的教导来实现许多可替换的实施例，并且本发明并不受限于用作解释说明目而示出的实施例。
下文中，本发明的示例性实施例将参考附图来详细描述。在所有图示中，相同的组成部分将被给予相同的附图标记，并且其描述不会被重复。
[第一实施例]
图1A和1B是显示了根据本发明第一实施例的半导体器件的俯视图。图1A是第一半导体芯片20的俯视图，并且图1B是内插板10的俯视图。图2是沿图1A和1B中的线II-II截取的横截面图。半导体器件1包括具有多个第一功能块22的第一半导体芯片20、分别连接至多个第一功能块22的每一个的多个第一通信通路12、以及支撑第一半导体芯片20的内插板10：多个第一功能块22每个都用作执行特定功能的单元电路；第一通信通路12被用于向多个第一功能块22的每一个输入/从多个第一功能块22的每一个输出，并且提供了第一通信通路12，以在内插板厚度方向穿透内插板。
第一半导体芯片20安装在内插板10的表面上。第一半导体芯片20以凸块(未示出)的方式被安装在内插板10之上，以使得具有电路的表面与内插板10相对。
如图1A所示，第一半导体芯片20包括多个第一功能块22。本文中的功能块是指执行特定功能的单元电路，例如处理器核或存储器核。而且，在单独的半导体芯片包括多个功能块的情况下，多个功能块的每一个可以具有相同的功能或不同的功能。在本实施例中，第一功能块22都是处理器核，并且第一半导体芯片20是包括多个处理器核的处理器芯片，其为多核处理器。处理器核在本文中是指能单独作为处理器的电路块。处理器核在本文中是指能作为处理器单独执行功能的电路块。多个通信通路12(第一通信通路)分别连接到第一功能块22的每一个，以向多个第一功能块22的每一个输入/从多个第一功能块22的每一个输出。如图2所示，第一半导体芯片20包括提供在第一功能块22(处理器核)之间的通信通路24。通信通路24构成了形成于第一半导体芯片20之上的互连(未示出)。
在由图1B中的虚线A所环绕的区域中，内插板10支撑第一半导体芯片20。如图2所示，提供了多个通信通路12，以在内插板厚度方向上穿透内插板10。更详细地，内插板10包括形成在其厚度方向上的穿透电极(未示出)，并且该穿透电极构成了通信通路12。第一半导体芯片20还包括提供在第一功能块22之间的通信通路24。
内插板10还包括通信通路14(第二通信通路)和电源通路16(第一电源通路)。通信通路14用作第一半导体芯片20和外部器件之间的通信通路。本文中，“外部器件”是指安装在内插板10上除了第一半导体芯片20的电子元件(未示出)。这些电子元件包括除了第一半导体芯片20(处理器芯片)的其他处理器芯片。电源通路16用作将电能供给到第一半导体芯片20的通路。通信通路14和电源通路16构成了形成于内插板10上的互连(未示出)。
诸如电连接到第二通信通路的焊料凸块的外部连接终端可连接至内插板10。而且，在与在其上提供了第一半导体芯片的表面相对的、内插板10的另一表面上，可提供其他半导体芯片。
优选地，内插板10以诸如树脂(例如，聚酰亚胺树脂)的绝缘材料构成。内插板10也可以由硅来构成。内插板10可包括诸如晶体管的有源元件，但这并非强制的。
处理器芯片(第一半导体芯片20)可以是同类的或不同类的。换句话说，提供在处理器芯片上的处理器核(第一功能块22)可以是相同的类型或不同的类型。而且，处理器核的每一个都可以是通用处理器核或专用处理器核。后者的实例包括用于图像处理、声音处理及通信处理的处理器核。此外，通用处理器核和专用处理器核可以被混合提供在处理器芯片上。
前述实施例提供了以下有益效果。半导体器件1包括具有多个第一功能块22的第一半导体芯片20、分别连接至多个第一功能块22的每一个的多个第一通信通路12、以及支撑第一半导体芯片20的内插板10：多个第一功能块22的每一个都用作执行特定功能的单元电路；多个第一通信通路12被用于向第一功能块22的每一个输入/从第一功能块22的每一个输出，并且提供了第一通信通路12，以在内插板厚度方向上穿透内插板。该结构还允许操作多个第一功能块22，以使得执行并行通信并通过最短可能距离检索输入/输出信号，从而增加了通信速度。
而且，第一半导体芯片20包括提供在多个第一功能块22之间的通信通路24，并且内插板10包括用作第一半导体芯片20和外部器件之间的通信通路的第二通信通路14以及穿过其向第一半导体芯片20供电的第一电源通路16。因此，一旦利用第一功能块作为处理器核，则各个处理器核可并行操作，以在处理器核之间执行数据通信。
在前述实施例中，第一功能块22是处理器核，并且第一半导体芯片20是包括了多个处理器核的处理器芯片。多个第一通信通路12分别连接到处理器芯片(第一半导体芯片20)的多个处理器核(第一功能块22)。在这种结构下，向和从多个处理器核的每一个执行输入和输出。这种布置使得处理器核能够并行操作，并可并行执行通信，从而增加了通信速度。还可能通过下述方法以最短可能距离检索输入/输出信号，其作为有益于增加通信速度的另一个优点：通信通路12在内插板10的厚度上穿透内插板10。
此外，根据前述实施例，与以较高频率操作单独的处理器的情况相比，并行操作多个处理器核会导致降低功耗。
在内插板10由诸如树脂的绝缘材料构成的情况下，与使用硅用于内插板10的情况相比，寄生电容可被抑制在较低的水平。这是由于使用树脂消除了在构成通信通路12的穿透电极的侧壁上形成绝缘层的需求。以这种结构，内插板10中的互连的阻抗及构成通信通路12的穿透电极的阻抗可被极大地降低。因此，穿过通信通路12的通信速度可进一步增加。
[第二实施例]
图3是示出了根据本发明第二实施例的半导体器件的横截面图。半导体器件2与前述实施例的不同之处在于：其进一步包括形成于与在其上提供第一半导体芯片20的表面相对的、内插板10的第二表面上的第二半导体芯片30。第一半导体芯片20和第二半导体芯片30通过第一通信通路12互相连接。
第一半导体芯片20被安装在内插板10的表面S 1上。在与第一半导体芯片20所在的表面相对的表面(第二表面S2)上，安装了第二半导体芯片30。因此，定向了第一半导体芯片20和第二半导体芯片30，以使得他们以内插板10而彼此相对。第一半导体芯片20和第二半导体芯片30通过凸块(未示出)方式而倒装安装。换句话说，第一半导体芯片20和第二半导体芯片30被安装，以使得在其上提供电路的各个表面与内插板10相对。本文中，第一半导体芯片20和第二半导体芯片30在面积上可以相同或不同。
如在前述实施例中一样，第一半导体芯片20包括多个第一功能块22，多个通信通路12(第一通信通路)分别连接到多个第一功能块22的每一个，以向每个第一功能块22输入和从每个第一功能块22输出。在本实施例中，第一功能块22是处理器核，而第一半导体芯片20是包括了多个处理器核的处理器芯片。第二半导体芯片30是存储器芯片。
内插板10包括提供在处理器芯片(第一半导体芯片20)的每个处理器核(第一功能块22)和存储器芯片(第二半导体芯片30)之间的通信通路12(第一通信通路)。更详细地，内插板10包括形成以穿过内插板10的厚度方向的穿透电极(未示出)，并且该穿透电极构成了通信通路12。因此，通过穿透内插板10厚度方向的通信通路12，处理器核和存储器芯片彼此电连接。
内插板10还包括通信通路14(第二和第三通信通路)和电源通路16(第一和第二电源通路)。通信通路14用作外部器件和第一半导体芯片20和第二半导体芯片30的每一个之间的通信通路。本文中，“外部器件”是指安装在内插板10上的、除了第一半导体芯片20和第二半导体芯片30的电子元件(未示出)。这种电子元件包括除了第一半导体芯片20(处理器芯片)的其他处理器芯片以及除了第二半导体芯片30(存储器芯片)的其他存储器芯片。电源通路16用作分别将电能供给到第一半导体芯片20和第二半导体芯片30的通路。通信通路14和电源通路16构成了形成于内插板10上的互连(未示出)。
在本实施例中，内插板10从第一半导体芯片20和第二半导体芯片30进一步向外延伸。换句话说，内插板10从第一半导体芯片20和第二半导体芯片30之间伸出。在第一半导体芯片20和第二半导体芯片30在面积上不同的情况下，优选的是，内插板10从第一半导体芯片20和第二半导体芯片30的至少一个(较小的一个)进一步向外延伸。优选地，内插板10由诸如聚酰亚胺树脂的树脂构成。内插板还可由硅构成。内插板还可包括诸如晶体管的有源元件，但这并非强制的。
第一半导体芯片20为多核处理器，并且包括了多个处理器核(第一功能块22)。第一半导体芯片20包括提供在处理器核之间的通信通路24。通信通路24由形成于第一半导体芯片20上的互连(未示出)构成。第二半导体芯片30是存储器芯片，并包括了多个存储器核(第二功能块32)。多个存储器核由多个处理器核所共享。
本实施例提供了下述优点。在半导体器件2中，第一半导体芯片20和第二半导体芯片30通过提供其间的内插板10而被三维定位。并且通过穿透内插板10厚度方向的通信通路12，并行执行处理器核(即第一半导体芯片20的第一功能块22)和存储器芯片之间的通信。这种结构实现了在处理器核(第一功能块22)和存储器芯片(第二半导体芯片30)之间的极大缩短的通信距离，并允许并行执行通信，从而极大提升了通信速度。因此，包括了多核处理器(第一半导体芯片20)的半导体器件2，能够表现出其最高的性能。
与此相反，在示于图7的半导体器件100中，如上所述，在半导体封装的基板或系统板中提供通信通路130。这种结构并不仅限制了处理器芯片110存储器芯片120之间的连接插脚的数量，而且还加长了通信距离。因此，半导体器件100不仅由于不足的数据通信带宽或处理器芯片110和存储器芯片120之间的通信延迟而造成性能下降，而且还增加了通信功耗。上述实施例消除了该缺点。
在本实施例中，多个处理器核被设定为并行工作，相比于以较高频率操作单独的处理器的情况，其导致了较低的功耗。而且，处理器核被连接到相对于内插板10布置的第二半导体芯片30。这种配置允许保证的足够存储容量和更高的存储带宽。
在该实施例中，不同于示于图8中的半导体芯片140，处理器和芯片分别被提供在不同的芯片上。这允许提高处理器核的集成密度，从而缩短了处理器核之间的距离，进而最小化了处理器核之间的通信延迟并降低了功耗。
通信通路12由穿透内插板10厚度方向的穿透电极构成。这种结构允许通过最短可能距离来连接第一半导体芯片20和第二半导体芯片30。而且，在第一半导体芯片20和第二半导体芯片30之间的连接密度可被最大化。
内插板10从第一半导体芯片20和第二半导体芯片30进一步向外延伸。这种配置允许在外部器件和第一半导体芯片20和第二半导体芯片30的每一个之间，通过提供在内插板10中的通信通路14来执行通信。在作为存储器芯片的第二半导体芯片30和外部器件之间执行通信的能力，外部器件允许从外部器件直接访问相应存储器芯片的存储器核，以及允许对存储器区域的检测。
内插板10包括电源通路16，通过电源通路16将电能分别供给到第一半导体芯片20和第二半导体芯片30。这种配置提高了到第一半导体芯片20和第二半导体芯片30的电源的效率。
在内插板10中，互连的宽度和斜度可被设计为宽于在诸如第一半导体芯片20和第二半导体芯片30的半导体芯片中的情况。这导致了内插板10中的互连阻抗的降低，增加了外部器件和第一半导体芯片20和第二半导体芯片30的每一个之间的通信速度，并且还降低了功耗。此外，当将电能供给到第一半导体芯片20和第二半导体芯片30时，功率损耗可能降低。
具体地，在内插板10由诸如树脂的绝缘材料构成的情况下，与内插板10由硅构成的情况相比，寄生电容可被更有效地抑制。这是由于使用树脂消除了在构成通信通路12的穿透电极侧壁上形成绝缘层的需求。因此，内插板10中互连的阻抗及构成通信通路12的穿透电极阻抗可被进一步降低。因此，在第一半导体芯片20和第二半导体芯片30之间的通信速度可进一步增加。
存储器芯片(第二半导体芯片30)包括由多个处理器核(第一功能块22)所共享的存储器核。在该系统下，每个处理器核利用存储器核的、未被其他处理器核所使用的扇区。因此，存储器核的占用率提高，其自然导致存储器核的更高利用效率。
[第三实施例]
图4是示出了根据本发明第三实施例的半导体器件的横截面图。半导体器件3与前述实施例的不同之处在于：第二半导体芯片30包括多个第二功能块(本地存储器)32。在本实施例中，第二功能块是存储器核，并且第二半导体芯片30是包括多个存储器核的存储器芯片。通过通信通路12(第一通信通路)，多个处理器核(第一功能块22)的每一个都电连接到彼此不同的存储器核(第二功能块32)之一。更详细地，通过通信通路12，处理器核的每一个与第二功能块32的相对的一个彼此电连接。
在本实施例中，处理器核中的每一个分配有排他的一个存储器核。因此，每个处理器核可能总是利用分配给其的存储器核，而不论其他处理器核的存储器核的利用状态。这种布置消除了在多个处理器核之间交换存储器核利用状态信息的需要。从而，处理器芯片的信号处理工作将被减轻，并因此处理器芯片和存储器芯片之间的通信速度可进一步增加。本实施例的其余部分的结构以及由此获得的优点，与前述实施例中的相同。
[第四实施例]
图5是示出了根据本发明第四实施例的半导体器件的横截面图。半导体器件4包括堆叠在彼此之上的多个存储器芯片30a、30b、30c、30d。更详细地，存储器芯片30a、30b、30c、30d被顺序地堆叠在内插板10的表面S2上。通过第一通信通路，每个处理器核(第一功能块22)电连接到存储器芯片30a、30b、30c、30d。
存储器芯片30a、30b、30c、30d通过通信通路34互相连接。存储器芯片30a包括形成以穿透存储器芯片30a的互连(未示出)，从而形成通信通路34的一部分。这对于存储器芯片30b、30c的情况也是。存储器芯片30a、30b、30c、30d每个都包括由多个处理器核(第一功能块22)所共享的存储器核，如示于图3的存储器芯片(第二半导体芯片30)。本实施例的结构允许增加连接到处理器核的存储器总容量。本实施例其余部分的结构以及由此获得的优点，与前述实施例中的相同。
[第五实施例]
图6是示出了根据本发明第五实施例的半导体器件的横截面图。在半导体器件5中，多个存储器芯片30a、30b、30c、30d的每一个都包括多个存储器核(本地存储器)32a、32b、32c、32d。多个处理器核(第一功能块22)每一个都电连接到彼此不同的存储器核32a之一。此外，多个处理器核每个都电连接到彼此不同的存储器核32b之一。这对于存储器核32c、32d的情况也是。更详细地，通过通信通路12和通信通路34，处理器核的每一个和存储器核32a、32b、32c、32d中的相对的一个相互连接。
在此实施例中，处理器核(第一功能块22)的每一个都分配有存储器核(第二功能块)32a、32b、32c、32d中排他的一些。因此，每个处理器核可能总是使利用被分配到其的存储器核32a、32b、32c、32d，而不论其他处理器核的存储器核32a、32b、32c、32d的利用状态。这种布置消除了在多个处理器核之间交换存储器核32a、32b、32c、32d利用状态信息的需要。从而，处理器芯片的信号处理工作将被减轻，并因此处理器芯片和存储器芯片30a、30b、30c、30d之间的通信速度可进一步增加。本实施例的其余部分的结构以及由此获得的优点，与前述实施例中的相同。
本发明并不受限于前述实施例，并可进行各种各样的改进。引用几个实例，尽管示于图6中的存储器芯片30a、30b、30c、30d每个都是倒装安装的，但存储器芯片30a、30b、30c、30d可以正装安装。换句话说，参考图4，存储器核32a、32b、32c、32d可以分别被定位在存储器芯片30a、30b、30c、30d的上侧。而且，图3和图4示出了多个存储器芯片30a、30b、30c、30d在彼此之上堆叠的结构。然而，可采用各种方法，例如使用其中包括了多个堆叠存储器核的三维存储器芯片。
尽管在图1A-6的前述实施例中，通信通路12被定位于每个第一功能块22的正上方，但通信通路12可以被集中在第一半导体芯片20的预定部分处。而且，在图3-6中，在每个第一功能块22和第二半导体芯片30之间的通信通路12可以共享，换句话说，可由多个第一功能块22共享单独的通信通路12。
应注意的是，由于在图3-6中的简化描述，呈现出：用作外部器件通信通路的通信通路14好像由第一半导体芯片20和第二半导体芯片30所共享。然而，实际上，第一半导体芯片20和外部器件之间的通信通路(第二通信通路)和第二半导体芯片30和外部器件之间的通信通路(第三通信通路)是分别提供的。通过第二或第三通信通路，除了第二半导体芯片30的其他存储器芯片可被连接。尽管如上所述，但通信通路14可实际上由第一半导体芯片20和第二半导体芯片30所共享。
同样的，在图3-6中呈现出：电源通路16好像由第一半导体芯片20和第二半导体芯片30所共享。然而，实际上用于提供电能至第一半导体芯片20的通路和用于提供电能至第二半导体芯片30的通路被分别提供。尽管如上所述，但电源通路16可实际上由第一半导体芯片20和第二半导体芯片30所共享。
显而易见的是，本发明并不受限于上述实施例，而是可以在不脱离本发明的范围和精神的情况下被修改和改变。

Claims (17)

1.一种半导体器件，包括：
第一半导体芯片，包括多个第一功能块，每个所述第一功能块用作执行特定功能的单元电路；
多个第一通信通路，分别连接到所述多个第一功能块的每一个，被用于向所述多个第一功能块的每一个输入和从所述多个第一功能块的每一个输出；以及
内插板，支撑所述第一半导体芯片，
其中提供所述第一通信通路，以在所述内插板的厚度方向上穿透所述内插板。
2.如权利要求1所述的半导体器件，
其中所述第一半导体芯片包括提供在所述多个第一功能块之间的通信通路。
3.如权利要求1所述的半导体器件，
其中所述内插板进一步包括第二通信通路，所述第二通信通路用作所述第一半导体芯片和外部器件之间的通信通路。
4.如权利要求1所述的半导体器件，
其中所述内插板进一步包括第一电源通路，通过所述第一电源通路将电能供给到所述第一半导体芯片。
5.如权利要求1所述的半导体器件，
其中所述第一功能块是处理器核；以及
所述第一半导体芯片是包括多个处理器核的处理器芯片。
6.如权利要求1所述的半导体器件，进一步包括第二半导体芯片，
其中所述第二半导体芯片被提供在与在其上提供所述第一半导体芯片的第一表面相对的第二表面上；并且
所述第一和所述第二半导体芯片通过所述第一通信通路互相连接。
7.如权利要求6所述的半导体器件，
其中所述第二半导体芯片包括多个第二功能块，每个所述第二功能块用作执行特定功能的单元电路；并且
通过所述第一通信通路，所述第二功能块的每一个电连接到彼此不同的所述多个第一功能块中的一个。
8.如权利要求7所述的半导体器件，
其中所述第二功能块是存储器核；并且
所述第二半导体芯片是包括多个存储器核的存储器芯片。
9.如权利要求8所述的半导体器件，
其中所述第二半导体芯片包括彼此堆叠的多个存储器芯片。
10.如权利要求6所述的半导体器件，
其中所述第二半导体芯片包括多个第二功能块；并且
所述多个第二功能块由所述第一功能块共享。
11.如权利要求10所述的半导体器件，
其中所述第二功能块是存储器核；并且
所述第二半导体芯片是包括多个存储器核的存储器芯片。
12.如权利要求11所述的半导体器件，
其中所述第二半导体芯片包括彼此堆叠的多个存储器芯片。
13.如权利要求6所述的半导体器件，
其中所述内插板进一步包括第三通信通路，所述第三通信通路用作所述第二半导体芯片和外部器件之间的通信通路。
14.如权利要求6所述的半导体器件，
其中所述内插板从所述第一和第二半导体芯片的至少一个进一步向外延伸。
15.如权利要求6所述的半导体器件，
其中所述内插板进一步包括第二电源通路，通过所述第二电源通路将电能供给到所述第二半导体芯片。
16.如权利要求1所述的半导体器件，
其中所述内插板本质上由绝缘材料构成。
17.如权利要求1所述的半导体器件，
其中所述内插板不包括有源元件。
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