CN101266998B - 半导体装置与快闪电子式可擦除可编程只读存储器 - Google Patents

Abstract

本发明公开一种存储装置及其制造方法。上述存储装置包含：基底；和第一栅极，位于上述基底上。在上述第一栅极的上表面上的是第二栅极，上述第二栅极具有延伸至上述基底旁的空间与上述第一栅极的侧壁旁的多个端部。另外，介电层，具有第一部分，夹在上述第一栅极与上述第二栅极之间；以及多个第二部分，延伸自上述第一部分，夹在上述基底与上述第二栅极的端部之间。本发明可以实现缩减沟道区长度，而且可以在有效地隔离双位的情形下，提供更短的沟道区长度，而实现编程写入效率的提升，并得以提高装置的可靠度。

Description

半导体装置与快闪电子式可擦除可编程只读存储器

技术领域

本发明涉及半导体技术，特别涉及一种存储器。

背景技术

目前非易失性存储装置已广泛用于需要在电源关闭时依然保留信息的电子构件中。非易失性存储装置包含只读存储器(read only memory；ROM)、可编程只读存储器(programmable read only memory；PROM)、可擦除可编程只读存储器(erasable programmable read only memory；EPROM)、与电子式可擦除可编程只读存储器(electrically erasable programmable read only memory；EEPROM)。电子式可擦除可编程只读存储器与其它非易失性存储装置的不同之处在于，其可电子式地进行编程写入与擦除。快闪电子式可擦除可编程只读存储器则与电子式可擦除可编程只读存储器相似，可电子式地进行编程写入与擦除。然而，快闪电子式可擦除可编程只读存储器使用单一电流脉冲，就可以对装置内的所有存储单元进行擦除。

通常，电子式可擦除可编程只读存储器包含浮置栅极，而电荷则存储于其上。在快闪电子式可擦除可编程只读存储器中，经由晶体管的沟道区上的介电层，而将电子传递至浮动栅极。电子的传输是由热电子注入(hot electroninjection)或FN隧穿(Fowler-Nordheim tunneling)所起始。用于制造上述浮置栅极的一种重要的介电材料为氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)结构。在程序写入的过程中，电荷是由基底传送至氧化物-氮化物-氧化物结构中的氮化硅层中，并被捕获于其中。另外非易失性存储器的设计者利用储存在氮化硅层中的电子的局部化的特性，已设计出利用氧化物-氮化物-氧化物结构中的两个区域来储存电荷，此种形式的非易失性存储器称为双位电子式可擦除可编程只读存储器。在相同大小的存储阵列中，双位电子式可擦除可编程只读存储器所能储存的信息，是传统电子式可擦除可编程只读存储器的两倍。在每个存储单元的左边区域与右边区域的附近，左位与右位是存储在氮化硅层中结构上互异的区域。

请参考图1，显示相关技术，其引进电子式可擦除可编程只读存储器装置10、也就是硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon；SONOS)装置的操作方法，其在基底12上具有作为电绝缘体的非导电性的电荷捕获介电质，例如为两个氧化硅层18与22、及夹在其间的氮化硅层20。在氮化硅层20的局部性电荷捕获能力方面，电子式可擦除可编程只读存储器10具有存储两位的信息的能力，例如每个存储单元两位信息的能力。在每个存储单元(电子式可擦除可编程只读存储器)10的左边区域与右边区域的附近，左位与右位是储存在氮化硅层20中结构上互异的区域。

例如为了在右位作编程写入，编程写入的电压作用在栅极24与漏极16，且热电子注入虚线圆形23所定义的漏极附近的区域中的电荷捕获层(氮化硅层)20，并为其所捕获。与其对应的是在被捕获电荷下方的那一部分的沟道区，其临界电压(threshold voltage)会随着电荷捕获层(氮化硅层)20中注入愈来愈多的热电子而增加。相同地，通过编程写入的电压作用在栅极24与源极14，而在左位作编程写入，热电子注入虚线圆形21所定义的区域中的电荷捕获层(氮化硅层)20，并为其所捕获。在被捕获电荷下方的那一部分的沟道区，其临界电压会随着电荷捕获层(氮化硅层)20中注入愈来愈多的热电子而增加。

以上述右位为例，擦除的技术同时施加负电位于栅极24与正电位于漏极16，而使来自漏极16的空穴经由底部的氧化硅层18流入电荷捕获层(氮化硅层)20中，而与电荷捕获层(氮化硅层)20中的被捕获电荷结合。在左位的擦除方面，除了正电位是施加在源极14而非漏极16之外，与右位擦除使用的方式相同。以上述右位为例，另一公知的擦除的技术同时施加正电位于栅极24与零电位例如接地于漏极16，而使来自栅极24的空穴经由上氧化硅层22流入电荷捕获层(氮化硅层)20中，而与电荷捕获层(氮化硅层)20中的被捕获电荷结合。在左位的擦除方面，使用相同的方式，在源极14施加零电位。

随着集成电路的集成度(integrity)的增加，半导体装置的尺寸例如图1所示的栅极24的宽度逐渐缩减，而使上述右位与左位愈来愈近。最后，上述右位与左位有可能“统一”成一个单一的位，而使该存储装置不再是双位电子式可擦除可编程只读存储器。

请参考图2，S与D为图1所示的源极14与漏极16部分，实曲线21e与23e分别显示图1所示的装置在对左位与右位作编程写入时的虚线圆21与23中的电子分布，而虚曲线21h与23h则分别显示图1所示的装置在对左位与右位作擦除时的虚线圆21与23中的空穴分布。电子分布与空穴分布之间的偏差，会使图1所示的装置在对左位与右位作擦除时，电子与空穴的结合不完全，而在完成编程写入-擦除的循环后，发生电荷的累积，而对存储装置的可靠度造成不良影响。

发明内容

有鉴于此，本发明提供一种存储装置及其制造方法，可达成较短的沟道长度、有效分离两个位、优选好的编程写入效率、与较高的装置可靠度。

本发明公开一种半导体装置。上述半导体装置的实施例包含基底与第一栅极于上述基底上。在上述第一栅极的上表面上的是第二栅极，上述第二栅极具有多个端部延伸至上述基底旁的空间与上述第一栅极的侧壁旁。另外，上述半导体装置还包括介电层，具有：第一部分，夹在上述第一栅极与上述第二栅极之间；及多个第二部分，延伸自上述第一部分，夹在上述基底与上述第二栅极的端部之间；以及多个第三部分，延伸自该多个第二部分，且围绕该第二栅极的该多个端部的侧壁。

如上所述的半导体装置，其中该介电层为复合材料的介电层，其还包含：隧穿层；电荷捕获层，位于该隧穿层上；以及阻挡层，位于该电荷捕获层上。

如上所述的半导体装置，其中该介电层为复合材料的介电层，其还至少包含二氧化物层与夹在其间的氮化物层。

如上所述的半导体装置，其中该半导体装置还包含多个存储单元，且该第一栅极的栅极宽度介于所述存储单元的间距的六分之一至三分之一之间。

本发明又提供种快闪电子式可擦除可编程只读存储器，其实施例包含基底与位于上述基底上的第一栅极。在上述第一栅极的上表面上是第二栅极，其包含一对端部延伸至上述基底旁的空间与上述第一栅极的侧壁旁。此外，上述快闪电子式可擦除可编程只读存储器还包括介电层，该介电层具有第一部分与一对第二部分，上述第一部分夹在上述第一栅极与上述第二栅极之间，上述一对第二部分延伸自上述第一部分，夹在上述基底与上述第二栅极的上述一对端部之间；以及一对第三部分，延伸自该对第二部分，且围绕该第二栅极的该对端部的侧壁。

如上所述的快闪电子式可擦除可编程只读存储器，其中该介电层为复合材料的介电层，其还至少包含二氧化物层与夹在其间的氮化物层。

如上所述的快闪电子式可擦除可编程只读存储器，其中该快闪电子式可擦除可编程只读存储器还包含多个存储单元，且该第一栅极的栅极宽度介于所述存储单元的间距的六分之一至三分之一之间。

另外，本发明又提供一种双位快闪电子式可擦除可编程只读存储器，其实施例包含基底与位于上述基底上的助栅极。在上述助栅极的上表面上是控制栅极，其包含一对端部延伸至上述基底旁的空间与上述助栅极的侧壁旁。还有，上述双位快闪电子式可擦除可编程只读存储器还包括介电层，该介电层具有第一部分与一对第二部分，上述第一部分夹在上述助栅极与上述控制栅极之间，上述一对第二部分延伸自上述第一部分，夹在上述基底与该控制栅极的上述一对端部之间，以此提供双位的存储；以及一对第三部分，延伸自该对第二部分，且围绕该控制栅极的该对端部的侧壁。

如上所述的双位快闪电子式可擦除可编程只读存储器，其中该介电层为复合材料的介电层，其还包含：隧穿层；电荷捕获层，位于该隧穿层上；以及阻挡层，位于该电荷捕获层上。

本发明可以实现缩减沟道区长度，而且可以在有效地隔离双位的情形下，提供更短的沟道区长度，而实现编程写入效率的提升，并得以提高装置的可靠度。

附图说明

图1为剖面图，显示传统的存储装置。

图2为曲线图，显示图1所示的存储装置运作时的载流子分布。

图3为剖面图，显示本发明优选实施例的存储装置。

图4A至图4D为一系列的剖面图，显示本发明的存储装置的制造方法。

图5A至图5H为一系列的剖面图，显示本发明的存储装置的制造方法的优选步骤。

其中，附图标记说明如下：

10～存储单元(电子式可擦除可编程只读存储器)

12～基底

14～源极                                16～漏极

18～氧化硅层                            20～电荷捕获层(氮化硅层)

21～虚线圆                              21h～空穴分布

21e～电子分布                           22～氧化硅层

23～虚线圆                              23e～电子分布

23h～空穴分布                           24～栅极

100～基底                               101～源极区

102～漏极区                             103～沟道区

110～复合介电层                         110L～空间

110R～空间                              111～隧穿层

112～电荷捕获层                         113～阻挡层

114～第一部分114                        115L～第二部分

115L’～第三部分                        115L”～第三部分

115R～第二部分                          115R’～第三部分

115R”～第三部分                        120～栅极结构

121～下栅极(助栅极)                     121A～坦覆性的导体层

122～上栅极(控制栅极)                   122A～坦覆层

122L～端部                              122R～端部

123～介电层                             125L～空间

125R～空间                              130～掩模层

131～介电层                             132～介电层

133～介电层                             133A～介电质间隔物

134～预备开口                           135～预备开口

136～栅极开口                           137～空间

138～空间                               140～阻挡层

141～开口

具体实施方式

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下：

请参考图3，显示本发明优选实施例的存储单元。上述存储单元包含基底100、栅极结构120、与复合介电层110。

基底100包含半导体材料例如硅、锗、硅锗、化合物半导体、或其他已知的半导体材料。基底100包含源极101、漏极102、与二者之间的沟道区103。

栅极结构120位于基底100上，具有上栅极122与下栅极121。在本实施例中，栅极结构120位于沟道区103上。上栅极122与下栅极121的材质通常是导体材料例如为掺杂的多晶硅、金属、金属硅化物、上述的组合、或其它导体材料。复合介电层110位于基底100上。更详细一点，上栅极122是位于下栅极121的上表面上，还包含端部122L与122R延伸至基底100旁的空间125L及125R与下栅极121的侧壁旁。在实例中，空间125L及125R低于下栅极121的上表面、且在基底100的附近。

复合介电层110包含第一部分114与一对第二部分115R与115L，第一部分114是在第二部分115R与115L不同的水平面上，而第二部分115R与115L连接在第一部分114的两侧。在本实例中，第一部分114夹在下栅极121与上栅极122之间，且该对第二部分115R与115L自第一部分114延伸出来，而夹于基底100与上栅极122的该对端部122R、122L之间。另外，一对第三部分115R’与115L’还可自该对第二部分115R与115L延伸出来，而围绕上栅极122的端部122R与122L的侧壁。因此，在实例中，下栅极121可作为助栅极，其位于沟道区103的一部分上，并窄于作为快闪电子式可擦除可编程只读存储器的控制栅极的上栅极122。

在本实施例中，第二部分115R与115L是位于实质上相同的水平面上，且上栅极122的端部122L与122R延伸至空间125L及125R中，而覆盖下栅极121的两侧。在某些实施例中，复合介电层110完全覆盖下栅极121与沟道区103；在另一实施例中，沟道区103的一部分可凸起或凹入，而使其上的第二部分115R与115L在不同的水平面上；在又另一实施例中，沟道区103的一部分可凸起，而使其上的第二部分115R与115L的其中之一与第一部分114是位于实质上相同的水平面上，而另一个则位于不同的水平面上。在实例中，沟道区103的凸起部分可作为下栅极121的替代物。

在另一实施例中，如以下所述，下栅极121作为助栅极，其优选为导体，例如为包含掺杂的多晶硅、金属、金属硅化物、上述的组合、或其它导体材料，因此需要将介电层123置于沟道区103与下栅极121之间。因此，介电层123优选窄于沟道区103，并置于沟道区103上而作为栅介电层，而复合介电层110则位于下栅极121与基底100特别是沟道区103上。因此，第一部分114与下栅极121对准。还有，上栅极122则宽于下栅极121，并位于复合介电层110上。

复合介电层110可再延伸至上栅极122的两侧，并可捕获例如电子或空穴等载流子于其中，而使得本发明的半导体装置能作为存储装置。在本实施例中，复合介电层110包含：隧穿层111、电荷捕获层112，位于隧穿层111上，以及阻挡层113，位于电荷捕获层112上。因此，电荷捕获层112是夹于隧穿层111与阻挡层113之间，且其材料或组成不同于隧穿层111。在某些情况中，复合介电层110可包含更多层且包含隧穿层111、电荷捕获层112、与阻挡层113。在某些实施例中，电荷捕获层112为氮化物层，而隧穿层111与阻挡层113则为氧化物层；在另一实施例中，隧穿层111、电荷捕获层112、与阻挡层113则为组成互异的氮化物层。在对本发明的存储装置进行编程写入时，例如电子则被第二部分115R与115L中的电荷捕获层112所捕获，分别成为其右位与左位。受益于第二部分115R与115L的其中之一或之二与第一部分114位于不同的水平面，而以此有效地隔离两个位，即使栅极结构120的宽度或沟道区103的长度缩减至纳米等级，仍可避免发生在公知存储单元的位“统一”的问题并使其不再发生。例如，在半导体制造工艺中，“半间距”(F)是指在存储装置芯片中的存储单元之间的距离的一半，而下栅极121的宽度可介于F值的三分之一至三分之二，也就是上述存储单元的间距(pitch)的六分之一至三分之一之间。

如前所述，当下栅极121为导体时，在对本发明的存储装置进行编程写入及擦除时，则下栅极121作为栅极结构120的助栅极，而上栅极122则作为其控制栅极。

例如对右位进行编程写入，编程写入电压作用在下栅极(助栅极)121、上栅极(控制栅极)122、与漏极区102，因此热电子便注入右边的第二部分115R中的电荷捕获层112之中并为其所捕获。与此对应的是沟道区103的位于被捕获电荷下方的部分的临界电压随着注入电荷捕获层112中的电子数量的增加而增加。作用在上栅极(控制栅极)122的编程写入电压高于作用在下栅极(助栅极)121上的，因此对右边的第二部分115R的电荷注入会较有效率。例如，作用在下栅极(助栅极)121的编程写入电压优选为1～2V，而作用在上栅极(控制栅极)122的编程写入电压优选为8～10V。另外，作用在漏极区102的编程写入电压则优选为3～5V。

同样地，对左位进行编程写入，编程写入电压作用在下栅极(助栅极)121、上栅极(控制栅极)122、与源极区101，因此热电子便注入左边的第二部分115L中的电荷捕获层112之中并为其所捕获。沟道区103的位于被捕获电荷下方的部分的临界电压随着注入电荷捕获层112中的电子数量的增加而增加。作用在上栅极(控制栅极)122的编程写入电压高于作用在下栅极(助栅极)121上的电压，因此对左边的第二部分115L的电荷注入会较有效率。例如，作用在下栅极(助栅极)121的编程写入电压优选为1～2V，而作用在上栅极(控制栅极)122的编程写入电压优选为8～10V。另外，作用在源极区101的编程写入电压则优选为3～5V。

例如对右位进行擦除，擦除技术同时将负电位作用在下栅极(助栅极)121与上栅极(控制栅极)122、正电位作用在漏极区102，而使来自漏极区102的空穴经由隧穿层111流入电荷捕获层112之中并与为其所捕获的电子结合。作用在上栅极(控制栅极)122的电位差高于作用在下栅极(助栅极)121上的电压。例如，作用在下栅极(助栅极)121的擦除电压优选为-1～-2V，而作用在上栅极(控制栅极)122的擦除电压优选为-5～-8V。另外，作用在漏极区102的擦除电压则优选为3～5V。与图2所示的公知存储装置的电子分布23e及空穴分布23h相比，在本发明中，受益于作用在下栅极(助栅极)121的擦除电压将右边的第二部分115R中的空穴分布左移，而使其与编程写入所造成的电子分布相符，因此电荷捕获层112所捕获的电子，可与在对本发明的存储装置进行擦除时所注入的空穴实质上完全结合，而避免或减少电荷捕获层112中的电荷累积的情形，而因此改善装置可靠度。

对左位则以同样的方式进行擦除，除了正电位作用在源极区101、而非作用在漏极区102之外。作用在上栅极(控制栅极)122的电位差高于作用在下栅极(助栅极)121的。例如，作用在下栅极(助栅极)121的擦除电压优选为-1～-2V，而作用在上栅极(控制栅极)122的擦除电压优选为-5～-8V。另外，作用在源极区101的擦除电压则优选为3～5V。与图2所示的公知存储装置的电子分布21e及空穴分布21h相比，在本发明中，受益于作用在下栅极(助栅极)121的擦除电压将左边的第二部分115L中的空穴分布右移，而使其与编程写入所造成的电子分布相符，因此电荷捕获层112所捕获的电子，可与在对本发明的存储装置进行擦除时所注入的空穴实质上完全结合，而避免或减少电荷捕获层112中的电荷累积的情形，而因此改善装置可靠度。

请参考图4A～图4D，为一系列的剖面图，显示本发明的存储装置的制造方法。

在图4A中，提供基底100，然后形成下栅极(助栅极)121的图形于基底100上。在某些情况中，当下栅极(助栅极)121是导体时，介电层123是在形成下栅极(助栅极)121之前，就形成于基底100上；在某些情况中，下栅极(助栅极)121作为本发明的存储装置的栅极，而介电层123则成为栅介电层。因此，以传统的栅极制造工艺来形成下栅极(助栅极)121与介电层123的图形。例如以对基底100进行氧化、化学气相沉积(chemical vapor deposition；CVD)法、或其他方法，将介电层123形成于基底100上；接下来以物理气相沉积(physical vapor deposition；PVD)、化学气相沉积法、电镀、无电化学镀(electroless plating)、或其它方法，将用以形成下栅极(助栅极)121的导体材料形成于整个基底100上；然后，将用以形成下栅极(助栅极)121的导体材料与介电层123图形化。另一方面，关于包含下栅极(助栅极)121与介电层123的图形的形成方法，优选为使用后文针对图5A至图5H所作叙述中的方法。在其他的情况中，系通过对基底100进行图形化、或是以外延生长的方法形成半导体材料于基底100，而形成下栅极(助栅极)121的图形。

在图4A中，掩模层130形成于基底100上，然后将掩模层130图形化，使其包含栅极开口136，其暴露下栅极(助栅极)121的上表面及至少一侧壁、与基底100的一部分。在本实施例中，栅极开口136包含空间137与138，空间137与138暴露下栅极(助栅极)121的两侧及其对应的基底100。在某些情况中，如同下文针对图5A至图5H所作叙述，掩模层130的形成优选为早于用以形成下栅极(助栅极)121的导体材料与介电层123的形成；而在某些情况中，是在形成上述导体材料或介电层123之后才形成。

在图4B中，复合介电层110包含第一部分114，以及延伸自第一部分114的一对第二部分115R与115L、与一对第三部分115R”与115L”，复合介电层110顺应性地形成于栅极开口136的侧壁、暴露的基底100、与暴露的下栅极(助栅极)121及介电层123上。具体而言，隧穿层111、电荷捕获层112、与阻挡层113依序以例如化学气相沉积或其它方法所形成。

接下来，在栅极开口136中填入导体材料，来作为图4D所示的上栅极(控制栅极)122。请注意绘示于图4C与图4D图的步骤是举例说明，而不能作为本发明的限制。本领域技术人员可以了解可使用其他不同方法来达成图4D所示的上栅极(控制栅极)122的形成。

在图4C中，坦覆层122A形成于基底100上并完全覆盖栅极开口136。坦覆层122A包含导体材料例如掺杂多晶硅、金属、金属硅化物、上述之组合、或其它导体材料。

在图4D中，通过例如等向性蚀刻、化学机械研磨(chemical mechanicalpolishing；CMP)、上述的组合、或其它方法，将位于栅极开口136以外的坦覆层122A移除。另外，亦可将位于栅极开口136以外的复合介电层110移除。留在栅极开口136中的坦覆层122A则作为上栅极(控制栅极)122。

最后，通过例如选择性蚀刻、化学性剥除、或其他方法，将掩模层130移除，而下栅极(助栅极)121、上栅极(控制栅极)122、介电层123、与复合介电层110则成为图3所示的栅极结构120，并在其两侧留下暴露出部分基底100的空间110L、110R。另外，图3所示，以已知的离子布植工艺，在栅极结构120两侧的基底100植入离子而形成源极101与漏极102。因此，系完成图3所示的本发明之存储装置。

在某些情况中，包含下栅极(助栅极)121与介电层123的上述图形的形成，优选为使用绘示于图5A～图5H的方法。在上述方法中，系仅使用一道光刻掩模，因此可控制图3所示的沟道区103的沟道长度并使其最小化，且得以降低本发明的存储装置的制造成本。例如，通过使用上述方法，沟道区103的沟道长度可缩小至纳米尺度。

在图5A中，提供基底100，接下来依序形成介电层132于基底100上、形成介电层131于介电层132上。介电层131与132作为掩模层130，其形成方法可以是例如化学气相沉积法、旋转涂布法、或其它方法。可适当地选择介电层131与132的性质，其前提只有：在后续蚀刻介电层131的步骤中，介电层132可作为其蚀刻停止层；以及在后续蚀刻介电层132的步骤中，介电层131可作为其蚀刻掩模。在某些情况中，掩模层130可包含更多层的结构。

在图5B中，将介电层131图形化，而形成预备开口134于其中，而暴露部分的介电层132。预备开口134的宽度对应于图3所示的栅极结构120的宽度。例如，阻挡层140形成于介电层131上，接下来将含有预备开口134的图形的光刻掩模(未示出)置于阻挡层140的上方，然后经由上述光刻掩模使阻挡层140曝光，而接着移除上述光刻掩模，并对阻挡层140施以显影、烘烤，以在其中形成开口141。以阻挡层140为蚀刻掩模、并以介电层132为蚀刻停止层，对介电层131进行蚀刻，因此蚀刻工艺会实质上止于介电层132，而形成预备开口134，而完成介电层131的图形化。

下一步，在预备开口134的至少一侧壁上与暴露的介电层132的一部分上形成如图5D所示的至少一个介电质间隔物133A。在本实施例中，在预备开口134的各侧壁上与暴露的介电层132的一部分上形成多个介电质间隔物133A。请注意示出于图5C与图5D的步骤是举例说明，而不能作为对本发明的限制。本领域技术人员当可了解可使用其它不同方法来形成图5D所示的介电质间隔物133A。

在图5C中，以例如化学气相沉积法等方法，在介电层131与暴露的介电层132上形成介电层133。可适当地选择介电层133的性质，其前提只有：在后续蚀刻介电层133的步骤中，介电层131与132可作为其蚀刻停止层；以及在后续蚀刻介电层133的步骤中，介电层131可作为其蚀刻掩模。

在图5D中，以介电层131与132作为蚀刻掩模，对介电层133进行等向性蚀刻，而留下位于预备开口134的各侧壁上的介电质间隔物133A。图3中所示的下栅极(助栅极)121的宽度取决于介电质间隔物133A的间距。

在图5E中，例如以介电质间隔物133A与介电层131为蚀刻掩模，通过蚀刻的工艺将暴露的介电层132移除。此蚀刻工艺实质上停止于基底100上，而在介电层132中形成预备开口135，而暴露出基底100。

接下来，将介电层123形成于暴露的基底100上，并将下栅极(助栅极)121形成于介电层123上，而形成如图5G所示的结构。请注意图5F与图5G所示出的步骤是举例说明，而不能作为对本发明的限制。本领域技术人员当可了解可使用其它不同方法来达成图5G所示的介电层123与下栅极(助栅极)121的形成。

在图5F中，介电层123形成于暴露的基底100上。在本实施例中，通过对暴露的基底100施以氧化来形成介电层123；在另一实施例中，可通过其它选择性的沉积方法，将介电层123形成于暴露的基底100上；在另一实施例中，可顺应性地将介电层123形成于暴露的基底100、介电层131及132、与介电质间隔物133A上，而可在后续步骤中，将位于介电层131及132、与介电质间隔物133A上的介电层123移除。

然后，将坦覆性的导体层121A形成于介电层131上，并覆盖预备开口134与135。其后，以例如蚀刻的方法，将预备开口135之外的坦覆性的导体层121A移除。在某些情况中，上述蚀刻步骤可实质上停止于介电层131及132、与介电质间隔物133A上，而形成下栅极(助栅极)121；在某些情况中，通过上述蚀刻步骤可同时移除前步骤可能残留的物质，例如上述位于介电层131及132、与介电质间隔物133A上的介电层123。

在图5G中，使用例如蚀刻等方法，并以介电层131为蚀刻掩模，将介电质间隔物133A及其下的介电层132移除。因此，完成了图4A所示的栅极开口136。接下来则进行上述图4A～图4D图所示出的步骤，而所得的介电层131与132在该工艺中作为掩模层130。

如上所述，仅仅在图5B所描绘的步骤中，使用唯一的光刻掩模，因此可精确控制图3所示的沟道区103的沟道区长度并使其最小化，且可降低本发明的存储装置的制造成本，并提升其集成度。

通过上述本发明的存储装置及其制造方法，可以实现缩减沟道区长度、避免因为上述沟道区长度的缩减而造成位的“统一”，而得以在有效地隔离双位的情形下，提供更短的沟道区长度，而实现编程写入效率的提升，并得以提高装置的可靠度。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许变更与修饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (10)

1.一种半导体装置，包含：

基底；

第一栅极，位于该基底上；

第二栅极，位于该第一栅极的上表面上，该第二栅极具有延伸至该基底旁的空间与该第一栅极的侧壁旁的多个端部；以及

介电层，具有：

第一部分，夹在该第一栅极与该第二栅极之间；以及

多个第二部分，延伸自该第一部分，夹在该基底与该第二栅极的端部之间；以及

多个第三部分，延伸自该多个第二部分，且围绕该第二栅极的该多个端部的侧壁。

2.如权利要求1所述的半导体装置，其中该介电层为复合材料的介电层，其还包含：

隧穿层；

电荷捕获层，位于该隧穿层上；以及

阻挡层，位于该电荷捕获层上。

3.如权利要求1所述的半导体装置，其中该介电层为复合材料的介电层，其还至少包含二氧化物层与夹在其间的氮化物层。

4.如权利要求1所述的半导体装置，其中该半导体装置还包含多个存储单元，且该第一栅极的栅极宽度介于所述存储单元的间距的六分之一至三分之一之间。

5.一种快闪电子式可擦除可编程只读存储器，包含：

基底；

第一栅极，位于该基底上；

第二栅极，位于该第一栅极的上表面上，该第二栅极包含一对端部，延伸至该基底旁的空间与该第一栅极的侧壁旁；以及

介电层，具有

第一部分，夹在该第一栅极与该第二栅极之间；以及

一对第二部分，延伸自该第一部分，夹在该基底与该第二栅极的该对端部之间；以及

一对第三部分，延伸自该对第二部分，且围绕该第二栅极的该对端部的侧壁。

6.如权利要求5所述的快闪电子式可擦除可编程只读存储器，其中该介电层为复合材料的介电层，其还包含：

隧穿层；

电荷捕获层，位于该隧穿层上；以及

阻挡层，位于该电荷捕获层上。

7.如权利要求5所述的快闪电子式可擦除可编程只读存储器，其中该介电层为复合材料的介电层，其还至少包含二氧化物层与夹在其间的氮化物层。

8.如权利要求5所述的快闪电子式可擦除可编程只读存储器，其中该快闪电子式可擦除可编程只读存储器还包含多个存储单元，且该第一栅极的栅极宽度介于所述存储单元的间距的六分之一至三分之一之间。

9.一种双位快闪电子式可擦除可编程只读存储器，包含：

基底；

助栅极，位于该基底上；

控制栅极，位于该助栅极的上表面上，该控制栅极包含延伸至该基底旁的空间与该助栅极的侧壁旁的一对端部；以及

介电层，具有：

第一部分，夹在该助栅极与该控制栅极之间；及

一对第二部分，延伸自该第一部分，夹在该基底与该控制栅极的该对端部之间，以提供双位的存储；以及

一对第三部分，延伸自该对第二部分，且围绕该控制栅极的该对端部的侧壁。

10.如权利要求9所述的双位快闪电子式可擦除可编程只读存储器，其中该介电层为复合材料的介电层，其还包含：

隧穿层；

电荷捕获层，位于该隧穿层上；以及

阻挡层，位于该电荷捕获层上。

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