CN101258604A - 至少一对间隔的应力区之间包括应变超晶格的半导体器件以及相关方法 - Google Patents

Abstract

一种半导体器件，可以包括至少一对间隔的应力区(227，228)，以及位于该至少一对间隔的应力区之间并且包括多个层叠层组的应变超晶格层(225)。应变超晶格层的每个层组可以包括限定基础半导体部分的多个层叠基础半导体单层，以及限制在相邻基础半导体部分的晶格内的至少一个非半导体单层。

Description

至少一对间隔的应力区之间包括应变超晶格的半导体器件以及相关方法

技术领域

[0001]本发明涉及半导体的领域，尤其涉及基于能带工程以及相关方法具有增强性质的半导体。

背景技术

[0002]已经提出结构和技术以增强半导体器件的性能，例如通过增强电荷载流子的迁移率。例如，Currie等人的美国专利申请2003/0057416号公开硅、硅锗和松散硅的应变材料层，并且也包括否则将引起性能退化的无杂质区。上部硅层中产生的双轴应变更改载流子迁移率，允许更高速度和/或更低功率器件。Fitzgerald等人的发表的美国专利申请2003/0034529号公开一种同样基于类似应变硅技术的CMOS反相器。

[0003]Takagi的美国专利6,472,685B2号公开一种半导体器件，包括夹在硅层之间的硅和碳层，使得第二硅层的导带和价带接收拉伸应变。具有较小有效质量并且已经由施加到栅电极的电场引起的电子限制在第二硅层中，从而断言n通道MOSFET以具有较高的迁移率。

[0004]Ishibashi等人的美国专利4,937,204号公开一种超晶格，其中少于八个单层，并且包含片段或二元化合物半导体层的多个层交替外延生长。主电流的方向垂直于超晶格的层。

[0005]Wang等人的美国专利5,357,119号公开一种具有通过减少扩散在超晶格中的合金而实现的较高迁移率的Si-Ge短周期超晶格。按照如此方法，Candelaria的美国专利5,683,934号公开一种包括通道层的增强迁移率MOSFET，通道层包含硅与以将通道层置于拉伸应力下的百分比替代地存在于硅晶格中的第二金属的合金。

[0006]Tsu的美国专利5,216,262号公开一种量子阱结构，包括两个势垒区和夹在势垒之间的薄的外延生长的半导体层。每个势垒区包括SiO₂/Si的交替层，厚度通常在二至六个单层的范围内。更厚的硅部分夹在势垒之间。

[0007]同样是Tsu的并且在2000年9月6日由应用物理和材料科学&处理，pp.391-402在线发表的、标题为“Phenomena in siliconnanostructure devices(硅纳米结构器件中的现象)”的论文公开一种硅和氧的半导体原子超晶格(SAS)。公开在硅量子和发光器件中有用的Si/O超晶格。特别地，构造并测试绿色电致发光二极管结构。二极管结构中的电流是垂直的，也就是，垂直于SAS的层。公开的SAS可以包括由吸附物种例如氧原子和CO分子分离的半导体层。吸附的氧单层之外的硅生长描述为具有相对低缺陷密度的外延生长。一个SAS结构包括1.1nm厚的硅部分，即大约八个硅原子层，并且另一个结构具有该硅厚度的两倍。在物理评论快报，Vol.89，No.7(2002年8月12日)中发表的、Luo等人的标题为“ChemicalDesign of Direct-Gap Light-Emitting Silicon(直接带隙发光硅的化学设计)”的论文进一步讨论Tsu的发光SAS结构。

[0008]Wang、Tsu和Lofgren的公开国际申请WO 02/103,767A1公开一种由薄的硅和氧、碳、氮、磷、锑、砷或氢制成的势垒构建块，从而减小垂直流过晶格的电流多于四个数量级。绝缘层/势垒层允许低缺陷的外延硅紧靠着绝缘层而沉积。

[0009]Mears等人的公开英国专利申请2,347,520公开，非周期光子带隙(APBG)结构的原理可以适用于电子带隙工程。特别地，该申请公开可以设计材料参数，例如能带最小值的位置、有效质量等以产生具有期望能带结构特征的新的非周期材料。其他参数，例如电导率、热导率和介电常数或磁导率公开为也能够设计到材料中。

尽管关于材料工程进行大量努力以增加半导体器件中电荷载流子的迁移率，但是仍然存在对于更大改进的需求。更大的迁移率可以增加器件速度和/或减小器件功耗。具有更大的迁移率，也可以维持器件性能，尽管向较小器件和新器件构造的连续移动。

发明内容

[0010]考虑到前述背景，因此，本发明的目的在于提供一种具有增强工作特性的半导体器件。

[0011]根据本发明的该和其他目的、特征和优点由一种半导体器件提供，其可以包括至少一对间隔的应力区，以及位于该至少一对间隔的应力区之间并且包括多个层叠层组的应变超晶格层。更特别地，应变超晶格层的每个层组可以包括限定基础半导体部分的多个层叠基础半导体单层，以及限制在相邻基础半导体部分的晶格内的至少一个非半导体单层。

[0012]应力区的至少一个可以包括硅和锗。此外，该至少一对间隔的应力区可以是例如至少一对源极和漏极区。而且，应力区的至少一个可以具有与应变超晶格的相对部分相邻的倾斜表面。另外，半导体器件也可以包括位于该至少一对间隔的应力区以及应变超晶格层下面的半导体衬底。

[0013]应变超晶格层可以具有压缩和/或拉伸应变。应变超晶格层也可以在其中具有普通能带结构。作为实例，每个基础半导体部分可以包括选自IV族半导体、III-V族半导体和II-VI族半导体的基础半导体。更特别地，每个基础半导体部分可以包括硅。而且，每个非半导体单层可以包括选自氧、氮、氟和碳-氧的非半导体。

[0014]应变超晶格层的相邻基础半导体部分可以化学地结合在一起。而且，每个非半导体单层可以是单个单层厚，并且每个基础半导体部分可以小于八个单层厚。应变超晶格层也可以具有基本上直接能量带隙。应变超晶格层也可以包括位于最高层组上面的基础半导体盖层。在一些实施方案中，所有基础半导体部分可以是相同数目的单层厚。作为选择，基础半导体部分的至少一些可以是不同数目的单层厚。

[0015]方法方面用于制造半导体器件。该方法可以包括形成包括多个层叠层组的超晶格层，以及在超晶格层的相对侧上形成至少一对间隔的应力区以在其中引起应变。应变超晶格层的每个层组可以包括限定基础半导体部分的多个层叠基础半导体单层，以及限制在相邻基础半导体部分的晶格内的至少一个非半导体单层。

附图说明

[0016]图1是根据本发明包括应力层和位于应力层上面的应变超晶格的半导体器件的示意横截面视图。

[0017]图2是图1中所示超晶格的非常放大示意横截面视图。

[0018]图3是图1中所示超晶格的一部分的透视示意原子图。

[0019]图4是可以在图1的器件中使用的超晶格的另一种实施方案的非常放大示意横截面视图。

[0020]图5A是对于现有技术中的体硅，以及对于图1-3中所示的4/1Si/O超晶格，从伽马点(G)计算的能带结构的图。

[0021]图5B是对于现有技术中的体硅，以及对于图1-3中所示的4/1Si/O超晶格，从Z点计算的能带结构的图。

[0022]图5C是对于现有技术中的体硅，以及对于图4中所示的5/1/3/1Si/O超晶格，从伽马和Z点计算的能带结构的图。

[0023]图6和7是图1的半导体器件的备选实施方案的示意横截面视图。

[0024]图8是根据本发明在一对间隔的应力区之间包括超晶格的另一种半导体器件实施方案的示意横截面视图。

[0025]图9是根据本发明包括超晶格以及位于超晶格上面的应力层的再一种半导体器件实施方案的示意横截面视图。

[0026]图10是根据本发明包括非半导体单层的MOSFET的示意横截面视图。

[0027]图11是图10的界面处的密度对比非半导体单层的深度的仿真图表。

具体实施方式

[0028]现在将参考附随附图在下文更充分地描述本发明，其中显示本发明的优选实施方案。但是，本发明可以许多不同的形式实施，而不应当解释为局限于这里陈述的实施方案。相反地，提供这些实施方案，使得该公开内容将详尽且完整，并且将本发明的范围充分传达给本领域技术人员。同样的数字遍及全文指同样的元件，并且使用加撇和多次加撇符号指示备选实施方案中的类似元件。

[0029]本发明涉及在原子或分子级别控制半导体材料的性质，以便实现半导体器件内的提高性能。而且，本发明涉及在半导体器件的导电通路中使用的改进材料的识别、产生和使用。

[0030]申请人建立理论，而不希望局限于此理论，如这里描述的某种超晶格减小电荷载流子的有效质量，这由此导致更高的电荷载流子迁移率。有效质量使用文献中的各种定义来描述。作为有效质量改进的测量，申请人使用“电导率倒易有效质量张量”，M_e ^-1和M_h ^-1，分别对于电子和空穴，定义为：

对于电子：

$M_{e,\mathrm{ij}}^{-1}(E_F,T)=\frac{\underset{E>E_F}{\mathrm{\Σ}}\underset{B.Z.}{\∫}{\left({\▿}_{k}E(k,n)\right)}_i{\left({\▿}_{k}E(k,n)\right)}_j\frac{\∂f(E(k,n),E_F,T)}{\∂E}{d}^{3}k}{\underset{E>E_F}{\mathrm{\Σ}}\underset{B.Z.}{\∫}f(E(k,n),E_F,T)d^{3}k}$

以及对于空穴：

$M_{h,\mathrm{ij}}^{-1}(E_F,T)=\frac{-\underset{E>E_F}{\mathrm{\Σ}}\underset{B.Z.}{\∫}{\left({\▿}_{k}E(k,n)\right)}_i{\left({\▿}_{k}E(k,n)\right)}_j\frac{\∂f(E(k,n),E_F,T)}{\∂E}{d}^{3}k}{\underset{E>E_F}{\mathrm{\Σ}}\underset{B.Z.}{\∫}(1-f(E(k,n),E_F,T){)d}^{3}k}$

其中f是费米狄拉克分布，E_F是费米能量，T是温度，E(k，n)是与波矢量k和第n能带相对应的状态中电子的能量，下标i和j指笛卡儿坐标x，y和z，积分在布里渊区(B.Z.)上进行，并且求和分别对于电子和空穴在能量高于和低于费米能量的能带上进行。

[0031]申请人对于电导率倒易有效质量张量的定义是这样的，即材料的电导率的张量分量对于电导率倒易有效质量张量的相应分量的较大值较大。再次，申请人建立理论，而不希望局限于此理论，这里描述的超晶格设置电导率倒易有效质量张量的值以便增强材料的导电性质，例如典型地对于电荷载流子输运的优选方向。适当张量元素的倒数称作电导率有效质量。换句话说，为了表征半导体材料结构，使用如上所述并且在预期载流子输运方向上计算的电子/空穴的电导率有效质量区分改进的材料。

[0032]使用上述测量，可以为了特定目的选择具有改进能带结构的材料。一种这种实例将是MOSFET器件中通道区的应变超晶格25材料。现在首先参考图1描述根据本发明包括应变超晶格25的平面MOSFET 20。但是，本领域技术人员将理解，这里识别的材料可以在许多不同类型的半导体器件中使用，例如分立器件和/或集成电路。作为实例，应变超晶格25可以在其中使用的另一种应用是FINFET中，如转让给本受让人的美国申请序列号11/426,969中进一步描述的，在此引用其全部内容作为参考。

[0033]说明的MOSFET 20包括衬底21，衬底上的应力层26，应力层上的半导体区27，28，并且应变超晶格层25位于半导体区之间的应力层上。更特别地，应力层26可以是分级半导体层，例如分级硅锗层。而且，半导体区26，27可以是例如硅或硅锗区。半导体区26，27说明性地注入有掺杂剂，以提供MOSFET 20的源极和漏极区22，23，如将由本领域技术人员理解的。

[0034]可以在MOSFET 20中使用的各种超晶格结构在下面进一步讨论。在硅-氧超晶格的情况下，超晶格层25的晶格间距将通常小于硅锗应力层26。但是，该实例中的应力层26在超晶格层25中引起拉伸应变，这可以用来提供例如N通道FET中进一步的迁移率增强。作为选择，可以选择超晶格层25和应力层26的组成，使得超晶格将另外具有比应力层大的晶格间距。这将在超晶格层25中有利地引起压缩应变，这可以有利地提供例如P通道FET器件中超晶格的进一步迁移率增强。

[0035]在说明的实施方案中，应力层是在垂直方向上分级的分级半导体层，并且应变超晶格25垂直层叠在分级半导体层上。在图6中说明的备选实施方案中，MOSFET 20′进一步包括位于分级半导体层26′与应变超晶格层425′之间的基本上未分级的半导体层42′。也就是，基本上未分级的半导体层42′从顶部到底部各处具有基本上一致的半导体材料组成(例如硅锗)，并且提供应力层26′与超晶格层425′之间的缓冲。更特别地，基本上未分级的半导体层42′可以具有与位于应力层42′顶部的半导体材料基本上相同的组成。关于使上覆半导体层(例如硅)应变的分级和未分级层的使用的更多信息可以在Lei等人的美国专利公开2005/0211982号，Bauer的2005/0054175号，Lindert等人的2005/0224800号，以及Arena等人的2005/0051795号中找到，在此引用其全部内容作为参考。

[0036]源极/漏极硅化物层30，31以及源极/漏极接触32，33说明性地覆盖在源极/漏极区22，23上面，如由本领域技术人员理解的。栅极35说明性地包括与由应变超晶格层25提供的通道相邻的栅极绝缘层37，以及位于栅极绝缘层上的栅电极层36。侧壁隔离物40，41也提供在说明的MOSFET 20中。

[0037]同样建立理论，半导体器件例如说明的MOSFET 20将享有比否则将存在的更高的基于较低电导率有效质量的电荷载流子迁移率。在一些实施方案中，并且作为能带工程的结果，超晶格25可以进一步具有基本上直接能量带隙，这对于例如光电子器件可能特别有利，例如在标题为“INTERGRATED CIRCUIT COMPRISING ANACTIVE OPTICAL DEVICE HAVING AN ENERGY BANDENGINEERED SUPERLATTIC(包括具有能带设计超晶格的有源光学器件的集成电路)”的共同未决申请，转让给本受让人的美国专利申请序列号10/936,903中陈述的那些，在此引用其全部内容作为参考。

[0038]如将由本领域技术人员理解的，MOSFET 20的源极/漏极区22，23和栅极35可以看作使得电荷载流子在相对于层叠层组45a-45n的平行方向上输运通过应变超晶格层25的区域，如将在下面进一步讨论的。也就是，器件的通道限定在超晶格25中。其他这种区域也由本发明考虑。

[0039]在某些实施方案中，超晶格25可以有利地用作栅极电介质层37的界面。例如，通道区可以限定在超晶格25的下部中(虽然通道的一些也可以限定在超晶格下面的半导体材料中)，而其上部将通道与电介质层37隔离。在另一种实施方案中，通道可以单独地限定在应力区26中，并且应变超晶格层25可以仅作为绝缘/界面层而包括。

[0040]超晶格25用作电介质界面层可能在使用相对高K栅极电介质材料的情况下特别适用。超晶格25可以相对于典型地用于高K电介质界面的现有技术绝缘层(例如氧化硅)提供减少的扩散，从而增强的迁移率。而且，超晶格25用作对于使用高K电介质的应用的绝缘体，可以导致较小的总体厚度，从而提高的器件电容。这是因为超晶格25可以相对小的厚度形成，而仍然提供期望的绝缘性质，如在转让给本受让人的共同未决美国申请序列号11/136,881中进一步讨论的，在此引用其全部内容作为参考。

[0041]申请人已经识别MOSFET 20的通道区的改进材料或结构。更具体地，申请人已经识别具有电子和/或空穴的适当电导率有效质量基本上小于硅的相应值的能带结构的材料或结构。

[0042]现在另外参考图2和3，材料或结构是超晶格25的形式，其结构在原子或分子级别控制并且可以使用已知的原子或分子层沉积技术形成。超晶格25包括以层叠关系排列的多个层组45a-45n，如或许具体参考图2的示意横截面视图最佳理解的。而且，如转让给本受让人的共同未决美国申请序列号11/136,834中描述的中间退火工艺也可以用来有利地减少缺陷并且在制造期间提供覆盖层表面，在此引用其全部内容作为参考。

[0043]超晶格25的每个层组45a-45n说明性地包括限定各自基础半导体部分46a-46n的多个层叠基础半导体单层46，以及其上的能带修改层50。为了说明清晰，能带修改层50在图2中由点画指示。

[0044]能带修改层50说明性地包括限制在相邻基础半导体部分的晶格内的一个非半导体单层。也就是，相邻层组45a-45n中的相对的基础半导体单层46化学地结合在一起。例如，在硅单层46的情况下，单层组46a的上部或顶部半导体单层中的一些硅原子将与组46b的下部或底部单层中的硅原子共价结合，如图3中看到的。这允许晶格连续通过层组，尽管非半导体单层(例如，氧单层)的存在。当然，相邻组45a-45n的相对硅层46之间将不存在完整或纯粹的共价键，因为这些层的每个中的一些硅原子将结合到非半导体原子(也就是，本实例中的氧)，如将由本领域技术人员理解的。

[0045]在其他实施方案中，多于一个这种单层是可能的。应当注意，这里对非半导体或半导体单层的提及意味着如果以块状形成，用于单层的材料将是非半导体或半导体。也就是，材料的单个单层，例如半导体，可能不一定表现出与如果以块状或相对厚的层形成时它将表现出的相同的性质，如将由本领域技术人员理解的。

[0046]申请人建立理论，而不希望局限于此理论，能带修改层50和相邻基础半导体部分46a-46n使得超晶格25具有比否则将存在的更低的平行层方向上电荷载流子的适当电导率有效质量。另一种方法考虑，该平行方向垂直于层叠方向。能带修改层50也可以使得超晶格25具有普通能带结构。

[0047]同样建立理论，半导体器件例如说明的MOSFET 20享有比否则将存在的更高的基于较低电导率有效质量的电荷载流子迁移率。在一些实施方案中，并且作为由本发明实现的能带工程的结果，超晶格25可以进一步具有基本上直接能量带隙，这对于例如光电子器件可能特别有利，如下面进一步详细描述的。当然，超晶格25的全部上述性质不需要在每个应用中使用。例如，在一些应用中，超晶格25可能仅因它的掺杂剂阻挡/绝缘性质或者它的增强迁移率而使用，或者在其他应用中，它可能因二者而使用，如将由本领域技术人员理解的。

[0048]在一些实施方案中，多于一个非半导体单层可以存在于能带修改层50中。作为实例，能带修改层50中非半导体单层的数目可以优选地小于大约五个单层，从而提供期望的能带修改性质。

[0049]超晶格25也说明性地包括位于上部层组45n上的盖层52。盖层52可以包括多个基础半导体单层46。盖层52可以具有基础半导体的2-100个单层，更优地，10-50个单层。

[0050]每个基础半导体部分46a-46n可以包括选自IV族半导体、III-V族半导体和II-VI族半导体的基础半导体。当然，术语IV族半导体也包括IV-IV族半导体，如将由本领域技术人员理解的。更特别地，基础半导体可以包括例如硅和锗的至少一种。

[0051]每个能带修改层50可以包括选自例如氧、氮、氟和碳-氧的非半导体。非半导体也期望通过下一层的沉积而热稳定，从而便于制造。在其他实施方案中，非半导体可以是与给定半导体处理兼容的另一种无机或有机元素或化合物，如将由本领域技术人员理解的。

[0052]应当注意，术语单层意味着包括单个原子层以及单个分子层。同样应当注意，由单个单层提供的能带修改层50也意味着包括并不是所有可能位置都被占据的单层，如上所述。例如，特别地参考图3的原子图，对于作为基础半导体材料的硅和作为能带修改材料的氧，说明4/1重复结构。氧的可能位置的仅一半被占据。

[0053]在其他实施方案中和/或使用不同的材料，该一半占据将不一定成立，如将由本领域技术人员理解的。实际上，甚至在该示意图中可以看到，给定单层中的各个氧原子没有与平面精确地对准，如将由原子沉积领域的技术人员理解的。作为实例，优选的占据范围是可能的氧位置全满的八分之一至一半，虽然其他数字可以在某些实施方案中使用。

[0054]硅和氧当前在常规半导体处理中广泛使用，因此，制造商将容易能够如这里描述地使用这些材料。原子或单层沉积现在也广泛使用。因此，可以容易地采用和实现包括超晶格25的半导体器件，如将由本领域技术人员理解的。

[0055]建立理论，而申请人不希望局限于此理论，对于超晶格例如Si/O超晶格，硅单层的数目应当期望地是七个或更少，使得超晶格的能带普通或各处相对均匀，以实现期望的优点。当然，多于七个硅层可以在一些实施方案中使用。已经模拟图2和3中所示对于Si/O的4/1重复结构以指示X方向上电子和空穴的增强迁移率。例如，计算的电子电导率有效质量(对于体硅各向同性)是0.26，并且对于X方向上的4/1SiO超晶格，它是0.12，导致0.46的比值。类似地，空穴的计算对于体硅产生0.36的值而对于4/1Si/O超晶格产生0.16的值，导致0.44的比值。

[0056]虽然这种方向优选特征在某些半导体器件中可能是期望的，但是其他器件可能从在与层组平行的任何方向上迁移率的更均匀增加中受益。这可能也有益于具有对于电子和空穴二者，或者这些类型的电荷载流子的仅一种的增加迁移率，如将由本领域技术人员理解的。

[0057]超晶格25的4/1Si/O实施方案的较低电导率有效质量可能小于否则将发生的电导率有效质量的三分之二，并且这适用于电子和空穴。当然，超晶格25还可以包括至少一种类型的电导率掺杂剂，如也将由本领域技术人员理解的。如果超晶格将提供通道的一些或全部，掺杂超晶格25的至少一部分可能特别适当。但是，超晶格25或其部分也可以在一些实施方案中保持基本上未掺杂，如在转让给本受让人的美国申请序列号11/136,757中进一步描述的，在此引用其全部内容作为参考。

[0058]现在另外参考图4，现在描述具有不同性质的根据本发明的超晶格25′的另一种实施方案。在该实施方案中，说明3/1/5/1的重复图案。更特别地，最下部基础半导体部分46a′具有三个单层，并且次下部基础半导体部分46b′具有五个单层。该图案在超晶格25′各处重复。能带修改层50′每个可以包括单个单层。对于包括Si/O的这种超晶格25′，电荷载流子迁移率的增强与层平面中的取向无关。图4中没有具体提及的那些其他元素与参考图2在上面讨论的那些类似，不需要在这里进一步讨论。

[0059]在一些器件实施方案中，超晶格的所有基础半导体部分可以是相同数目的单层厚。在其他实施方案中，基础半导体部分的至少一些可以是不同数目的单层厚。在再其他实施方案中，所有基础半导体部分都可能是不同数目的单层厚。

[0060]在图5A-5C中，展示使用密度泛函理论(DFT)计算的能带结构。本领域中众所周知，DFT低估带隙的绝对值。因此，带隙上方的所有能带可以由适当的“剪裁校正”而移动。但是，能带的形状已知可靠得多。就此而论，应当解释垂直能量轴。

[0061]图5A显示对于体硅(由实线表示)和对于图1-3中所示4/1Si/O超晶格25(由虚线表示)，从伽马点(G)计算的能带结构。方向指4/1Si/O结构的单位单元而不是指Si的常规单位单元，虽然图中的(001)方向确实对应于Si的常规单位单元的(001)方向，因此显示Si导带最小值的期望位置。图中的(100)和(010)方向对应于常规Si单位单元的(110)和(-110)方向。本领域技术人员将理解，图上的Si的能带折叠以表示它们位于4/1Si/O结构的适当倒易晶格方向上。

[0062]可以看到，4/1Si/O结构的导带最小值位于伽马点，与体硅(Si)对比，然而价带最小值出现在(001)方向上布里渊区的边缘，我们称其为Z点。同样可以注意，与Si的导带最小值的曲率相比较，4/1Si/O结构的导带最小值的更大曲率归因于因由另外的氧层引入的微扰而引起的能带分裂。

[0063]图5B显示对于体硅(实线)和对于4/1Si/O超晶格25(虚线)，从Z点计算的能带结构。该图说明(100)方向上价带的增强曲率。

[0064]图5C显示对于体硅(实线)和对于图4的超晶格25′的5/1/3/1Si/O结构(虚线)，从伽马和Z点计算的能带结构。因为5/1/3/1Si/O结构的对称性，(100)和(010)方向上计算的能带结构是等价的。因此，电导率有效质量和迁移率期望在与层平行，即与(001)层叠方向垂直的平面中各向同性。注意，在5/1/3/1Si/O实例中，导带最小值和价带最大值都在Z点或Z点附近。

[0065]虽然增加的曲率是减小的有效质量的指示，经由电导率倒易有效质量张量计算可以进行适当的比较和区分。这将申请人导向进一步建立理论，即5/1/3/1超晶格25′应当基本上是直接带隙。如将由本领域技术人员理解的，光学跃迁的适当矩阵元是直接和间接带隙行为之间区分的另一个指标。

[0066]另外转向图7-9，现在描述每个包括应变超晶格层的MOSFET 120，220和320的另外实施方案。在说明的实施方案中，与上面参考图1讨论的那些类似的各个层和区域通过一百的增量表示(例如，图7-9中分别显示的衬底121，221和321类似于衬底21)。

[0067]在MOSFET 120中，应力层由以并排关系排列在衬底121的背面上(也就是底面)上的多个间隔的应变诱导柱144提供。作为实例，如果期望压缩应变，则柱子144可以包括等离子增强化学汽相沉积(PECVD)氮化硅(SiN)、金属，或者当沉积在衬底121背面中刻蚀的凹槽中时或之后变得压缩的其他材料。而且，如果期望拉伸应变，则柱子可以包括例如热形成的SiN材料或低压化学汽相沉积(LPCVD)SiN材料。当然，也可以使用本领域技术人员已知的其他适当材料。关于背面应变诱导柱排列的更多细节可以在Pelella等人的美国专利公开2005/0263753号中找到，在此引用其全部内容作为参考。

[0068]而且，绝缘层143(为了说明清晰，使用点画显示)，例如SiO₂层也可以位于应力层125与应变超晶格层之间以提供绝缘体上半导体实施方案，如所示，虽然绝缘层并不需要在所有实施方案中都使用。关于在绝缘体上半导体衬底上如上所述形成超晶格结构的更多细节在转让给本受让人的共同未决美国申请序列号11/381,835中提供，在此引用其全部内容作为参考。当然，绝缘体上半导体实现可以在这里讨论的其他实施方案中使用。

[0069]参考图8，在MOSFET 20中，区域327，328限定一对间隔的应力区，用于在位于其间的超晶格层125中引起应变。更特别地，应力区的一个或全部两个可以包括在超晶格层225上引起期望应变的材料。使用上述实例，对于硅-氧超晶格层225，区域327，328的一个或全部两个可以包括硅锗。可是，然而在MOSFET 20中，当位于超晶格层25下面时，硅锗引起拉伸应变，当位于超晶格层225的一侧或全部两侧上时，硅锗具有相反的作用并且压缩超晶格。

[0070]因此，在说明的实施方案中，应力区227，228中的硅锗对于P通道实现将是有利的，因为它引起压缩应变。作为选择，拉伸应变可以通过适当地选择超晶格和应力区227，228的组成有利地在N通道器件的超晶格层225中引起，如上面讨论的。应当注意，在一些实施方案中，间隔的应力区227，228不需要包括相同的材料。也就是，应变可以在一个应力区相对于用作锚的另一个“推”或“拉”时引起。

[0071]在上述实施方案中，掺杂该对应力区227，228以提供源极和漏极区222，223。而且，应力区227，228说明性地包括与应变超晶格的相对部分相邻的倾斜表面或小平面245，246。倾斜表面245，246可以由用来对超晶格225形成图案的刻蚀工艺产生，使得应力诱导材料可以与其相邻沉积。但是，表面245，246不需要在所有实施方案中都倾斜。关于制造具有应变诱导源极和漏极区的应变通道器件的更多细节在Yu等人的美国专利6,495,402号和Lindert等人的美国专利公开2005/0142768号中公开，在此引用二者的全部内容作为参考。

[0072]参考图9，MOSFET 320说明性地包括位于应变超晶格层325上的应力层347。作为实例，应力层可以是沉积在MOSFET320的源极、漏极和栅极区上的SiN层，其在包括超晶格层325的底层半导体材料中引起应变。如上所述，依赖于超晶格层325中期望的应变类型，可以使用拉伸或压缩氮化物材料。当然，其他适当材料也可以用于应力层347，并且在一些实施方案中可以使用多个应力层。而且，在某些实施方案中，超晶格层325可以“记忆”由上覆应力层347引起的应变，并且此后可以去除应力层，如将由本领域技术人员理解的。关于在使用上覆应力层的半导体区中产生应变的更多细节可以在Chau等人的美国专利公开2005/0145894号和Sun等人的2005/0247926号中找到，在此引用二者的全部内容作为参考。

[0073]现在描述根据本发明用于制造半导体器件例如MOSFET20的第一方法方面。该方法包括形成应力层26，以及在应力层上形成应变超晶格层25。另一个方法方面用于制造半导体器件，例如MOSFET 220，其包括形成超晶格层225，以及在超晶格层的相对侧上形成至少一对间隔的应力区227，228以便在其中引起应变。再一个方法方面用于制造半导体器件，例如MOSFET 320，其包括形成超晶格层325，以及在应变超晶格层上形成应力层347以便在其中引起应变。各种其他方法步骤和方面将从前述描述中由本领域技术人员理解，因此不需要进一步在这里讨论。

[0074]应当注意，在上述实施方案中，应变层不需要总是超晶格25。相反地，应变层可以仅包括多个基础半导体部分46a-46n，以及限制在相邻基础半导体部分的晶格内的一个或多个非半导体单层50(也就是相邻基础半导体部分化学地结合在一起，如上所述)。在该实施方案中，基础半导体部分46a-46n不需要包括多个半导体单层，也就是，每个半导体部分可以包括例如单个层或多个单层。

[0075]说明性地包括半导体单层81的MOSFET 80在图10中示意显示，其中半导体单层在分别位于非半导体单层下面和上面的部分82a，82b中。栅极电介质83说明性地位于通道85上，并且栅电极84位于栅极电介质上。栅极电介质83的下部与通道85的上部之间的区域限定界面86。源极和漏极(没有显示)位置将与通道85横向相邻，如将由本领域技术人员理解的。

[0076]可以基于MOSFET设计选择非半导体材料81的单层距离界面86的深度，如将由本领域技术人员理解的。例如，大约4-100单层的深度，以及更优地大约4-30单层的深度，可以对于典型MOSFET 86对于硅通道中的氧层而选择。非半导体材料的该至少一个单层可以包括没有完全遍及所有可用位置的一个或多个单层，如上所述。

[0077]如上讨论的，非半导体可以选自例如氧、氮、氟和碳-氧。非半导体材料81的至少一个单层可以使用例如原子层沉积技术沉积，同样如上所述并且如将由本领域技术人员理解的。其他沉积和/或注入方法也可以用来形成通道85以在相邻半导体层82a，82b的晶格内包括该至少一个非半导体材料层81。

[0078]界面处的密度对比以埃为单位的氧层深度的仿真图表90在图11中显示。如将由本领域技术人员理解的，在实施方案例如说明的MOSFET 80中，不需要使用超晶格的重复组，然而该至少一个非半导体单层81仍然可以提供对迁移率的增强。另外，申请人也建立理论，而不希望局限于此理论，作为界面86处波函数的减小振幅的结果，这些实施方案也将具有较低的隧道效应栅极泄漏。同样建立理论，这些实施方案的更多期望特征包括子能带之间增加的能量间距，以及子能带的空间间距，从而减小子能带扩散。

[0079]当然在其他实施方案中，该至少一个单层81也可以结合底层超晶格使用，如将由本领域技术人员理解的。此外，具有在前述描述和相关附图中提出的讲授的益处的本发明许多修改和其他实施方案将容易由本领域技术人员想到。因此，应当理解，本发明并不局限于公开的具体实施方案，并且修改和实施方案是预期的。

Claims (29)

1.一种半导体器件，包括：

至少一对间隔的应力区；以及

位于所述至少一对间隔的应力区之间并且包括多个层叠层组的应变超晶格层；

所述应变超晶格层的每个层组包括限定基础半导体部分的多个层叠基础半导体单层，以及限制在相邻基础半导体部分的晶格内的至少一个非半导体单层。

2.根据权利要求1的半导体器件，其中所述至少一对间隔的应力区包括至少一对源极和漏极区。

3.根据权利要求1的半导体器件，其中所述应力区的至少一个具有与所述应变超晶格的相对部分相邻的倾斜表面。

4.根据权利要求1的半导体器件，其中所述应力区的至少一个包括硅和锗。

5.根据权利要求1的半导体器件，还包括位于所述至少一对间隔的应力区以及所述应变超晶格层下面的半导体衬底。

6.根据权利要求1的半导体器件，其中所述应变超晶格层具有压缩应变。

7.根据权利要求1的半导体器件，其中所述应变超晶格层具有拉伸应变。

8.根据权利要求1的半导体器件，其中每个基础半导体部分包括选自IV族半导体、III-V族半导体和II-VI族半导体的基础半导体。

9.根据权利要求1的半导体器件，其中每个非半导体单层包括选自氧、氮、氟和碳-氧的非半导体。

10.根据权利要求1的半导体器件，其中相邻基础半导体部分化学地结合在一起。

11.根据权利要求1的半导体器件，其中每个非半导体单层是单个单层厚。

12.根据权利要求1的半导体器件，其中每个基础半导体部分小于八个单层厚。

13.根据权利要求1的半导体器件，其中所述应变超晶格层还包括位于最高层组上面的基础半导体盖层。

14.一种半导体器件，包括：

至少一对间隔的应力区；以及

位于所述至少一对间隔的应力区之间并且包括多个层叠的基础半导体部分和限制在相邻基础半导体部分的晶格内的至少一个非半导体单层的应变层。

15.根据权利要求14的半导体器件，其中所述至少一对间隔的应力区包括至少一对源极和漏极区。

16.根据权利要求14的半导体器件，其中所述应力区的至少一个具有与所述应变层的相对部分相邻的倾斜表面。

17.根据权利要求14的半导体器件，其中所述应力区的至少一个包括硅和锗。

18.根据权利要求14的半导体器件，其中相邻基础半导体部分化学地结合在一起。

19.一种制造半导体器件的方法，包括：

形成包括多个层叠层组的超晶格层；以及

在超晶格层的相对侧上形成至少一对间隔的应力区以在其中引起应变；

应变超晶格层的每个层组包括限定基础半导体部分的多个层叠基础半导体单层，以及限制在相邻基础半导体部分的晶格内的至少一个非半导体单层。

20.根据权利要求19的方法，其中该至少一对间隔的应力区包括至少一对源极和漏极区。

21.根据权利要求19的方法，其中应力区的至少一个具有与超晶格层的相对部分相邻的倾斜表面。

22.根据权利要求19的方法，其中应力区的至少一个包括硅和锗。

23.根据权利要求19的方法，其中每个基础半导体部分包括选自IV族半导体、III-V族半导体和II-VI族半导体的基础半导体；以及其中每个非半导体单层包括选自氧、氮、氟和碳-氧的非半导体。

24.根据权利要求19的方法，其中相邻基础半导体部分化学地结合在一起。

25.一种制造半导体器件的方法，包括：

形成包括多个层叠的基础半导体部分和限制在相邻基础半导体部分的晶格内的至少一个非半导体单层的应变层；以及

在应变层的相对侧上形成至少一对间隔的应力区以在其中引起应变。

26.根据权利要求25的方法，其中该至少一对间隔的应力区包括至少一对源极和漏极区。

27.根据权利要求25的方法，其中应力区的至少一个具有与应变层的相对部分相邻的倾斜表面。

28.根据权利要求25的方法，其中应力区的至少一个包括硅和锗。

29.根据权利要求25的方法，其中相邻基础半导体部分化学地结合在一起。

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