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CN101257025A - 非易失性半导体存储器及其制造方法 - Google Patents

非易失性半导体存储器及其制造方法 Download PDF

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CN101257025A
CN101257025A CNA2007101691789A CN200710169178A CN101257025A CN 101257025 A CN101257025 A CN 101257025A CN A2007101691789 A CNA2007101691789 A CN A2007101691789A CN 200710169178 A CN200710169178 A CN 200710169178A CN 101257025 A CN101257025 A CN 101257025A
Authority
CN
China
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floating gate
width
insulating film
gate
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101691789A
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English (en)
Inventor
渡边浩志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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    • H—ELECTRICITY
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Abstract

本发明涉及一种非易失性半导体存储器及其制造方法，该存储器包括在有源区(AA)的侧面中有凹进部分的元件形成区，使得在沿着STI的相邻方向的截面中在AA的上表面之下的部分的宽度小于AA的上表面的宽度；位于AA上的第一栅极绝缘膜；位于第一栅极绝缘膜上的浮置栅极；位于所述浮置栅极的上表面和侧表面上的第二栅极绝缘膜；以及隔着所述第二栅极绝缘膜位于所述浮置栅极的上表面和所述侧表面上的控制栅极，其中在沿着STI的相邻方向的截面中所述浮置栅极的上侧的宽度小于其下侧的宽度。

Description

非易失性半导体存储器及其制造方法
相关申请的交叉引用
本申请基于并要求于2006年11月7日提交的在先日本专利申请NO.2006-301351的优先权，在此通过引用将其全部内容合并于此。
技术领域
本发明涉及一种非易失性半导体存储器以及制造非易失性半导体存储器的方法。
背景技术
由于选择选通晶体管(select gate transistor)控制位线，因此NAND快闪存储器可以具有比NOR快闪存储器或DRAM更小的单元面积。所以，可以低成本地制造NAND快闪存储器。
然而，当使NAND快闪存储器小型化时，存储单元之间的距离(STI的宽度)也随着存储单元尺寸的小型化而变得较小。这带来了存储单元的接近效应，并且引起了存储单元之间干涉的发生。存储单元之间的干涉造成相互邻近的浮置栅电极的电位平均化。因此，数据写入状态和数据清除状态之间的阈值电压差(ΔVTH)变小。结果，出现数据写入失败。而且，由于存储单元尺寸的小型化，在截止状态下的漏电流(S因数)的增大变为一个难题。
发明内容
根据本发明的实施例，一种非易失性半导体存储器包括：半导体衬底；多个元件隔离区，形成在所述半导体衬底中；元件形成区，设置于相邻的元件隔离区之间，所述元件形成区具有在所述元件形成区的侧表面中的凹进部分，以使在沿所述元件隔离区的相邻方向的截面中，所述元件形成区的上表面之下的部分的宽度小于的所述元件形成区的上表面的宽度；第一栅极绝缘膜，提供在所述元件形成区上；浮置栅极，设置于所述第一栅极绝缘膜上；第二栅极绝缘膜，设置于所述浮置栅极的上表面和侧表面上；以及控制栅电极，隔着所述第二栅极绝缘膜设置于所述浮置栅极的所述上表面和所述侧表面上，其中在沿所述元件隔离区的相邻方向的截面中，所述浮置栅极的上侧的宽度小于所述浮置栅极的下侧的宽度。
根据本发明的实施例，一种制造非易失性半导体存储器的方法包括：在半导体衬底上形成第一栅极绝缘膜；在所述第一栅极绝缘膜上淀积浮置栅极材料；通过穿通所述浮置栅极材料和所述第一栅极绝缘层形成多个到达所述半导体衬底的沟槽，同时蚀刻所述浮置栅极材料的侧表面来形成浮置栅极，以使在沿着所述沟槽的阵列方向的所述截面内所述浮置栅极材料的上侧的宽度小于所述浮置栅极材料的下侧的宽度，并且同时在所述元件形成区的侧表面中形成具有凹进部分的元件形成区，以使在沿着所述沟槽的阵列方向的截面内，所述元件形成区的上表面之下的部分的宽度小于所述元件形成区的上表面的宽度；通过将绝缘体填充到所述沟槽形成元件隔离区；在所述浮置栅极的上表面和侧表面上形成第二栅极绝缘膜；以及在所述第二栅极绝缘膜上淀积控制栅电极材料。
附图说明
图1为示出根据第一实施例的NAND快闪存储器的平面图；
图2A为沿图1中所示的线A-A的截面图；
图2B为沿图1中所示的线B-B的截面图；
图3为示出存储器的制造方法的截面图；
图4为示出图3之后的制造方法的截面图；
图5为示出图4之后的制造方法的截面图；
图6A为示出图5之后的制造方法的截面图；
图6B为示出图5之后的其他制造方法的截面图；
图7示出了截止漏电流流过部分的图；
图8为示出根据第二实施例的NAND快闪存储器的平面图；
图9为示出根据第三实施例的NAND快闪存储器的平面图；以及
图10示出了浮置栅电极FG的自电位VFG和在扩散层40中流动的漏电流Id之间的关系。
具体实施方式
下面参照相应的附图对本发明的实施例进行说明。本发明不限于所述实施例。
(第一实施例)
图1中所示NAND快闪存储器100包括位线BL，选择栅极SG，浮置栅极FG，控制栅电极CG，以及作为元件隔离区的STI(浅沟槽隔离)。由于提供了选择栅极SG，所以不必在每个存储单元中提供位线BL。结果，NAND快闪存储单元100比DRAM和NOR快闪存储器更有利于小型化。
一般来说，根据NAND快闪存储器不需要为每个位形成位线接触，随着元件的小型化，相邻浮置栅极FG之间的宽度变得较小。这导致如上所述的接近效应的加强。
图2A为沿图1中所示的线A-A的截面图。图2B为沿图1中所示的线B-B的截面图。存储器100包括半导体衬底10，作为元件形成区的有源区(active)AA，第一栅极绝缘膜(隧穿绝缘膜)20，浮置栅极FG，第二栅极绝缘膜30，和控制栅电极CG。
如图1所示多个STI以条纹形状形成在半导体衬底10上，并且作为元件隔离区使用。有源区AA提供在相邻的STI之间。第一栅极绝缘膜20设置于所述有源区AA上。浮置栅极FG设置于所述第一栅极绝缘膜20上。第二栅极绝缘膜30设置于所述浮置栅极FG的上表面和侧表面上。控制栅电极CG经由所述第二栅极绝缘膜30设置于所述浮置栅极FG的上表面和侧表面上。
在STI相邻方向(下文中，也称作沟道宽度方向)Dw的截面结构中，作为有源区AA的侧面部分的宽度W1形成为比所述有源区AA的上表面的宽度W0小。结果，在所述有源区AA的侧面形成凹进部分C。在STI相邻方向DW的结构的截面中，所述浮置栅极FG形成为倒T形。所述倒T形上侧的宽度W2比该倒T形下侧的宽度W3小。控制栅电极CG在倒T形的浮置栅极FG的凸出部分之间。
如图2B中所示，扩散层40形成在相邻浮置栅极FG之间的有源区AA的表面上。扩散层40之间的沟道长度设定为L。如图2A中所示，沟道宽度为W0。沟道长度方向DL为STI的延伸方向，并且这是电荷在扩散层40之间流动的方向。沟道宽度方向DW为与所述沟道长度方向DL交叉的方向。附图标记41表示可选的延伸层。
如图2A中所示，由于所述浮置栅极FG的上部的宽度W2比该浮置栅极的下部的宽度W3小，所以相邻的浮置栅极FG之间的距离W4变得较大。因此，即使由于器件的小型化，存储单元MC之间的距离变得较小，也能保持大的距离W4。因此，所述控制栅电极CG可以被引入到深的位置。结果，可以抑制存储单元之间的接近效应，并且还可以保持所述第一和第二栅极绝缘膜20和30的电容耦合比。
一般来说，当所述有源区AA和STI的总宽度为W5时，从光刻技术的角度来看难于减小这一宽度W5。因此，有必要改变宽度W5中线宽度和间隔宽度的比值。根据本实施例，在线-与-间隔宽度W5恒定时，通过形成小的浮置栅极FG的上部的宽度W2，可将间隔宽度设置为大的。按照这种配置，本发明人通过使用现有的光刻技术已经成功地减小了存储单元之间的接近效应。
根据本实施例，所述浮置栅极FG包括两种材料。即，在所述浮置栅极FG的虚线之上的部分(凸起)由锗硅构成，而在虚线之下的部分(基部)由多晶硅构成。按照这种配置，如下所述，利用这两种材料的蚀刻速度的不同，可以容易地形成倒T形的所述浮置栅极FG。
根据本实施例，在所述方向DW的结构的截面中，所述浮置栅极FG的上侧的宽度比所述浮置栅极FG的下侧的宽度小。因此，在相邻的浮置栅极FG之间，可以使所述控制栅电极CG无空隙地填充到足够深的位置。按照这种配置，可以充分地抑制相邻的存储单元MC之间的接近效应。
根据本实施例，在沟道宽度方向DW的结构的截面图中，所述凹进部分C设置于所述有源区AA的侧壁上。在DW方向的结构的截面图中，由于该凹进部分C，作为所述有源区AA的侧面部分的宽度W1形成为比所述有源区AA的上表面的宽度W0小。该凹进部分C的深度与所述有源区AA内截止漏电流流动的位置相同。特别地，理想的是所述凹进部分C形成于与源/漏扩散层40相同深度的位置或更深的位置。按照这种配置，如下所述，可以减小截止漏电流。
在所述有源区AA中的锗的含量在所述有源区AA中形成凹进部分C的深度处为最大。如果锗层被引入到所述有源区AA的上述深度，那么如下所述可以容易地形成所述凹进部分C。由于引入锗来调整蚀刻速率，因此当蚀刻气体改变时，可以用对应于气体改变的其他元素代替锗以保持所述蚀刻速率。
下面说明所述存储器100的制造方法。首先，准备图3中所示的半导体衬底10。所述半导体衬底10包括半导体块体(bulk)11、锗硅层(SiGe)16和半导体层17。所述半导体层17设置于所述锗硅层16上。例如，所述半导体块体11和半导体层17分别由单晶硅构成。所述锗硅层16为锗和硅的混合层。所述半导体衬底10可以通过将锗离子注入到硅衬底中并且对注入后的结构进行热处理而形成。可选择地，所述半导体衬底10可以通过在半导体块体11上混合锗形成外延生长、并通过进一步外延生长不含锗的单晶硅而形成。锗硅与蚀刻气体(例如SF6和C4F8)具有比硅高的反应率。锗被引入以与所述源/漏扩散层40的深度相匹配。当锗硅层16的高度与所述源/漏扩散层40的深度相匹配时就够了。锗的注入和扩散层的形成的顺序无关。例如，所述锗硅层16具有10到20nm的厚度。当所述锗硅层16具有更大的厚度时，SiGe层16的顶部边缘变得离所述衬底10的顶表面太近，而且这个高度妨碍了接通电流。另一方面，当所述锗硅层16具有更小的厚度时，减小截止漏电流的效果变得较小。
接下来，依此顺序在所述半导体衬底10上形成所述第一栅极绝缘膜20、所述浮置栅极FG以及掩模材料15的材料。所述浮置栅极FG包括两种材料。即，所述浮置栅极FG的虚线上的上层(凸起)由锗硅层26构成，而虚线下的下层(基部)由多晶硅层25构成。
接下来，如图4中所示，通过穿通所述浮置栅极FG、所述第一栅极绝缘膜20、所述半导体层17以及所述锗硅层16，形成达到所述半导体块体11的多个沟槽12。例如，使用所述掩模材料15作为掩模，通过RIE法形成所述沟槽12。例如，蚀刻气体为SF6或C4F8。
所述锗硅层26的蚀刻速率比多晶硅层25的快。即，所述锗硅层26与蚀刻气体具有比所述多晶硅层25高的反应率。结果，在所述沟槽12的阵列方向DW中的结构的截面中，所述锗硅层26被横向地侧边蚀刻，并且所述锗硅层26的宽度形成为比所述多晶硅层25的宽度小。结果，所述浮置栅极FG的上部的宽度比所述浮置栅极FG的下部的宽度小。
另外，所述锗硅层16的蚀刻速率比所述半导体层17和所述半导体块体11的蚀刻速率快。结果，在所述方向DW的结构的截面中，所述锗硅层16被横向地蚀刻，并且所述凹进部分C形成于所述有源区AA的一侧的部分中。
如上所述，所述浮置栅极FG和有源区AA可以在形成所述沟槽的相同的蚀刻工序中形成。
接下来，如图5中所示所述绝缘体17淀积形成于所述沟槽12内。例如，所述绝缘体17包括氧化硅膜。在这个例子中，所述绝缘体17淀积到所述浮置栅极FG的上表面。此后，回蚀所述绝缘体17到所述浮置栅极FG的侧壁的中部(例如，到所述多晶硅层25的上表面高度)。通过这种回蚀，也移除了图4中所示的掩模材料15。
接下来，所述第二栅绝缘膜30形成在所述浮置栅极FG的上表面和侧面上。然后，控制栅电极CG的材料淀积在所述第二栅电极30上。由于所述绝缘体17被回蚀到浮置栅极FG的侧壁的中部，所以所述控制栅电极CG的材料以自对准的方式被引入到相邻的浮置栅极FG的侧面之间。
另外，如图6A中所示，使用光刻技术和RIE法蚀刻所述控制栅电极CG和浮置栅极FG。图6A示出了在沟道长度方向DL的结构的元件截面图。在这一工序中，所述浮置栅极FG为每个存储单元MC而个体化(individualize)。接下来，杂质被离子注入到所述有源区AA中并退火，从而形成扩展层41以及源/漏扩散层40。如图2B中所示，淀积保护层19。此后，使用公知的方法形成接触和布线，从而完成所述存储器100。
用于RIE的气体选自包含卤族元素的气体，并且合适地选自用于制造半导体的气体。在为每个存储单元MC而使浮置栅极FG个体化的工序中，当使用具有蚀刻锗硅的快蚀刻速率的蚀刻气体时，形成如图6B中所示的所述浮置栅极FG，如同在DW方向的蚀刻。
根据本实施例，改变锗相对于硅的含量比例，并使用硅和锗硅的蚀刻选择速率形成所述浮置栅极FG和凹进部分C。因此，在形成STI的RIE工序中，所述倒T形的浮置栅极FG和凹进部分C都可以形成。即，根据本实施例的制造方法，STI、倒T形的浮置栅极FG以及有源区AA的凹进部分C可以在一个RIE工序中同时形成。如上所述，根据本实施例的制造存储器的方法与传统的制造存储器的方法相匹配，并且可以使用现有的工艺容易地进行。
根据本实施例，在方向DW的结构的截面中，所述浮置栅极FG的上侧的宽度比所述浮置栅极FG的下侧的宽度小。因此，可以形成良好覆盖所述浮置栅极FG的薄膜。结果，所述控制栅电极CG可以容易地填充到相邻浮置栅极FG之间的足够深的位置。
如图7中所示，一般来说，所述截止漏电流在距所述有源区AA的表面特定深度Dc的位置流动。众所周知的是，尽管所述深度Dc取决于所述有源区AA的杂质分布，但通常所述截止漏电流的深度Dc在与形成在所述源/漏区中的源/漏扩散层40的深度相同或更深的位置。根据本实施例，所述凹进部分C设置于与所述有源区AA内截止漏电流流动的地方相同深度的位置。结果，可以消除在所述有源区AA的侧壁附近流动的截止漏电流。
更具体地，所述凹进部分C形成在所述有源区AA的表面下10nm或更深的深度处。优选地，所述凹进部分C形成在距所述有源区AA的表面20nm到30nm的深度。由于所述源/漏扩散层40的深度距所述有源区AA的表面为大约20nm，因此所述凹进部分C形成在与所述源/漏扩散层40相同的深度。所述凹进部分C的开口宽度和长度分别为大约9nm。重要的是注意到即使当所述凹进部分C形成在距所述有源区AA的表面10nm或更深(20nm到30nm)时，对于通过所述有源区AA表面的接通电流的流动没有不利的影响。接通电流在距所述有源区AA的表面小于10nm的浅位置流动。因此，当所述凹进部分C形成在比所述有源区AA表面深的位置时，所述接通电流不会减小。
当所述浮置栅极FG的底部宽度W3设定为实质上等于所述有源区AA的上表面的宽度W0时，或者当W3设定为大于W0时，即，当所述浮置栅极FG和所述有源区AA的相面对的面积没有减小时，所述截止漏电流不增加。因此，当提供所述凹进部分C时，可以充分地减小所述截止漏电流。即，可以通过结合所述倒T形的浮置栅极FG和所述凹进部分C改善所述S因数。
(第二实施例)
在图8中所示的根据第二实施例的NAND快闪存储器200中，在方向DW的结构的截面中所述浮置栅极FG形成为梯形。根据第二实施例NAND快闪存储器的其他结构与根据第一实施例的那些结构相同。
所述浮置栅极FG的上侧和下侧是平行的，并且下侧的宽度W3大于上侧的宽度W2。当所述下侧的宽度W3设定为实质上等于所述有源区AA的上侧的宽度W0时，或当W3设定为大于W0时，所述截止漏电流不增加。因此，当提供所述凹进部分C时，如同在第一实施例中一样，所述截止漏电流路径变得较小。结果，可以减小所述截止漏电流。
通常，当调整蚀刻条件时，所述浮置栅极FG的侧壁变成正锥形(forwardtapered shape)。即，所述浮置栅极FG的侧面的宽度从上部到底部变大。
作为调整所述正锥体的倾斜角θ的另一种方法，可以引入其他元素(例如锗)。例如，包含在淀积气体中的锗的混合比率在淀积所述浮置栅极材料工序的开始时设定为低，并且之后，锗的混合比率设定为逐渐变大。结果，在所述浮置栅极FG的底部锗的浓度为低，并且向着上部变大。选择与锗的反应率比与硅的反应率高的蚀刻气体。按照这种配置，所述正锥体的倾斜角θ变大。
根据第二实施例的其他制造方法可以与根据第一实施例的所述制造方法相同。结果，从第二实施例可以获得类似于第一实施例的效果。
(第三实施例)
在图9中所示的根据第三实施例的NAND快闪存储器300中，在方向DW的结构的截面中，所述浮置栅极FG的底部(基部)形成为渐变的锥形。根据第三实施例的NAND快闪存储器的其他结构与根据第一实施例的那些结构相同。
所述浮置栅极FG的下侧的宽度W3比所述浮置栅极FG的上侧的宽度W2宽。当所述下侧的宽度W3设定为实质上等于所述有源区AA的上侧的宽度W0时，或当W3设定为大于W0时，所述截止漏电流不增加。因此，当提供所述凹进部分C时，如同在第一实施例中一样，可以减小所述截止漏电流。
为了调整所述浮置栅极FG的基部的正锥体的倾斜角θ，在淀积所述浮置栅极材料的工序开始时，减小包含在所述淀积气体中的锗的混合比率，并且之后，逐渐增加锗的混合比率。在淀积工序的中间，所述锗的混合比率为常数。按照这一配置，锗的浓度在所述浮置栅极FG的基部的底部为低，并且向所述基部的上部变大。另外，在所述浮置栅极FG的凸出部的锗的浓度为常数。结果，在形成图4中所述沟槽12的时候，仅仅所述基部的侧面被蚀刻而变成渐变的锥体。
根据第三实施例的其他制造方法可以与根据第一实施例的所述制造方法相似。结果，从第三实施例可以获得类似于第一实施例的效果。
图10示出了所述浮置栅极FG的自电位VFG和所述扩散层40中流动的漏电流Id之间的关系。图10示出了使用图7中所示具有凹进部分C的存储单元MC的结果。可以从这个图中知道当所述栅极电压VFG为大约-0.75V时，所述存储单元MC变为截止状态。
从这个图可知，根据第一到第三实施例的Id小于根据现有例子的Id。这意味着根据第一到第三实施例的所述截止漏电流小于根据传统例子的截止漏电流。
根据第一到第三实施例，所述凹进部分C形成于所述截止漏电流流动的位置，靠近所述有源区AA的侧壁。结果，可以防止所述截止漏电流的增加。
另一方面，根据这些实施例，在方向DW的结构的截面中，所述浮置栅极FG的底部的宽度W3等于或大于所述有源区AA的上侧的宽度W0。结果，由于所述浮置栅极FG的底表面面对所述有源区AA的整个上表面，因此所述截止漏电流不会增加。如上所述，当具有宽底部的浮置栅极FG与所述有源区AA的凹进部分C相结合时，可以使所述存储单元MC的S因数较小。结果，可以改善所述存储单元MC的读取特性。
对于本领域技术人员来说，附加的优点和修改是容易想到的。因此，本发明在其较宽的方面不限于这里示出以及说明的具体的细节以及代表性的实施例。因此，可以不脱离由所附权利要求以及其等同的技术方案所限定的本发明的总体发明构思的精神和范围而作出各种改进。

Claims (19)

1、一种非易失性半导体存储器器件，包括：
半导体衬底；
多个元件隔离区，形成在所述半导体衬底中；
元件形成区，设置于相邻的元件隔离区之间，所述元件形成区在所述元件形成区的侧表面中具有凹进部分，使得在沿着元件隔离区的相邻方向的截面中所述元件形成区的上表面之下的部分的宽度小于所述元件形成区的上表面的宽度；
第一栅极绝缘膜，设置于所述元件形成区上；
浮置栅极，设置于所述第一栅极绝缘膜上；
第二栅极绝缘膜，设置于所述浮置栅极的上表面和侧表面上；以及
控制栅电极，隔着所述第二栅极绝缘膜设置于所述浮置栅极的所述上表面和侧表面上，其中
在沿着所述元件隔离区的相邻方向的所述截面中，所述浮置栅极的上侧的宽度小于所述浮置栅极的下侧的宽度。
2、根据权利要求1的器件，其中
所述浮置栅极具有第一和第二元素，并且所述浮置栅极的第一元素的含量在所述浮置栅极的上部比在下部高。
3、根据权利要求2的器件，其中
所述第一元素为锗，而所述第二元素为硅。
4、根据权利要求1的器件，其中
所述浮置栅极形成为倒T形。
5、根据权利要求4的器件，其中
所述倒T形的浮置栅极的上部的凸出部由锗硅构成，而所述浮置栅极的下部的基部由多晶硅构成。
6、根据权利要求1的器件，其中
所述浮置栅极形成为梯形，并且所述浮置栅极的上侧和下侧平行。
7、根据权利要求1的器件，其中
所述元件形成区包括第一和第二元素，并且
在沿着所述元件隔离区的相邻方向的所述截面中，所述第一元素的含量比率在形成所述凹进部分的深度处最大。
8、根据权利要求7的器件，其中
所述第一元素为锗，而所述第二元素为硅。
9、根据权利要求1的器件，还包括设置于所述浮置栅极的两侧的扩散层，其中
在沿着所述元件隔离区的相邻方向的所述截面中，形成所述凹进部分的深度等于或深于在所述浮置栅极的末端处所述扩散层的深度。
10、根据权利要求1的器件，其中
所述非易失性半导体存储器器件为NAND快闪存储器。
11、一种制造非易失性半导体存储器器件的方法，包括：
在半导体衬底上形成第一栅极绝缘膜；
在所述第一栅极绝缘膜上淀积浮置栅极材料；
通过穿通所述浮置栅极材料和第一栅极绝缘膜形成到达所述半导体衬底的多个沟槽，同时蚀刻所述浮置栅极的侧表面以形成浮置栅极，以使在沿着所述沟槽的阵列方向的截面中所述浮置栅极的上侧的宽度小于所述浮置栅极的下侧的宽度，并且同时形成元件形成区，在所述元件形成区的侧表面具有凹进部分，使得在沿着所述沟槽的阵列方向的截面中所述元件形成区的上表面之下的部分的宽度小于所述元件形成区的上表面的宽度；
通过在所述沟槽内填充绝缘体形成元件隔离区；
在所述浮置栅极的上表面和侧表面上形成第二栅极绝缘膜；以及
在所述第二栅极绝缘膜上淀积控制栅电极材料。
12、根据权利要求11的方法，其中
在淀积所述浮置栅极材料时，在所述第一栅极绝缘膜上淀积下层材料，接下来在所述下层材料上淀积上层材料，所述上层材料与所述浮置栅极材料的蚀刻气体的反应率比所述下层材料与所述浮置栅极材料的蚀刻气体的反应率高，并且
在形成所述沟槽时，蚀刻所述上层材料和所述下层材料，并且蚀刻所述浮置栅极的侧表面，以使在沿着所述沟槽的阵列方向的截面中，所述浮置栅极的上侧的宽度小于所述浮置栅极下侧的宽度。
13、根据权利要求11的方法，其中
在淀积所述浮置栅极材料时，在淀积所述浮置栅极材料的工序开始时包含在所述淀积气体中的第一元素的混合比率被设定为低于所述第二元素的混合比率，并且之后，所述第一元素的混合比率逐渐增加并且所述第二元素的混合比率逐渐减小，所述第二元素与蚀刻气体的反应率比所述第一元素与蚀刻气体的反应率低，
在形成所述沟槽时，蚀刻所述浮置栅极的所述侧表面，以使在沿着所述沟槽的阵列方向的截面中所述浮置栅极的上侧的宽度变得比所述浮置栅极的下侧的宽度小。
14、根据权利要求13的方法，其中
所述第一元素为锗，而所述第二元素为硅。
15、根据权利要求11的方法，其中
向所述半导体衬底中注入第三元素，以在所述半导体衬底中形成引入了所述第三元素的混合层，所述第三元素与所述半导体衬底的蚀刻气体的反应率比所述半导体衬底与所述半导体衬底的蚀刻气体的反应率高，
在形成所述沟槽时，通过穿通所述浮置栅极、所述第一栅极绝缘膜、所述半导体衬底以及所述混合层，形成到达所述混合层之下的所述半导体衬底的沟槽，并且
在沿着所述沟槽的阵列方向的截面中，所述元件形成区的侧面的宽度被形成为小于在所述混合层部分的所述元件形成区的上表面的宽度。
16、根据权利要求15的方法，其中
所述半导体衬底为硅衬底，而所述第三元素为锗。
17、根据权利要求11的方法，其中
在形成所述浮置栅极之后，在所述浮置栅极的两侧形成扩散层，并且
形成在所述元件形成区侧表面上的所述凹进部分等于或深于在所述浮置栅极的末端的所述扩散层的深度。
18、根据权利要求11的方法，其中
所述非易失性半导体存储器器件为NAND快闪存储器。
19、根据权利要求11的方法，其中
所述元件形成区和所述浮置栅极都在同一个蚀刻工序中形成。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104766825A (zh) * 2014-01-08 2015-07-08 中芯国际集成电路制造(上海)有限公司 一种增大flash器件栅电容的方法及flash器件
CN105789211A (zh) * 2014-12-24 2016-07-20 上海格易电子有限公司 一种闪存存储单元及制作方法
CN108666296A (zh) * 2017-03-30 2018-10-16 格芯公司 晶体管结构
CN110957320A (zh) * 2018-09-27 2020-04-03 长鑫存储技术有限公司 半导体结构、存储器结构及其制备方法
WO2021233276A1 (zh) * 2020-05-22 2021-11-25 长鑫存储技术有限公司 半导体结构及其制备方法
US12144166B2 (en) 2020-05-22 2024-11-12 Changxin Memory Technologies, Inc. Semiconductor structure and method of manufacturing the same

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4762041B2 (ja) 2006-04-24 2011-08-31 株式会社東芝 不揮発性半導体メモリ
US7968934B2 (en) * 2007-07-11 2011-06-28 Infineon Technologies Ag Memory device including a gate control layer
US20090100659A1 (en) * 2007-09-26 2009-04-23 Radovan Soumar Trailer wheel locking pin retractor
JP2009094170A (ja) 2007-10-04 2009-04-30 Nec Electronics Corp 不揮発性半導体メモリ及びその製造方法
JP2009135373A (ja) * 2007-12-03 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
US7785963B2 (en) * 2008-02-22 2010-08-31 Macronix International Co., Ltd. Method for fabricating inverted T-shaped floating gate memory
JP5210675B2 (ja) 2008-03-19 2013-06-12 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
CN101465381A (zh) * 2009-01-05 2009-06-24 上海宏力半导体制造有限公司 存储器
CN102282651A (zh) * 2009-01-29 2011-12-14 国际商业机器公司 具有非平面浮动栅极的存储器晶体管及其制造方法
JP2010272675A (ja) * 2009-05-21 2010-12-02 Toshiba Corp 半導体記憶装置
JP2011066038A (ja) * 2009-09-15 2011-03-31 Toshiba Corp 半導体記憶装置
US9041091B2 (en) * 2013-03-22 2015-05-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US10587263B2 (en) * 2016-12-14 2020-03-10 Hitachi Automotive Systems, Ltd. Load drive apparatus

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342715B1 (en) * 1997-06-27 2002-01-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2002124585A (ja) * 2000-10-17 2002-04-26 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
JP2006186073A (ja) * 2004-12-27 2006-07-13 Toshiba Corp 半導体装置およびその製造方法
KR100621805B1 (ko) * 2004-12-29 2006-09-18 삼성전자주식회사 불휘발성 메모리 반도체 소자의 제조방법
JP2006269814A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2007005380A (ja) * 2005-06-21 2007-01-11 Toshiba Corp 半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104766825A (zh) * 2014-01-08 2015-07-08 中芯国际集成电路制造(上海)有限公司 一种增大flash器件栅电容的方法及flash器件
CN104766825B (zh) * 2014-01-08 2018-01-05 中芯国际集成电路制造(上海)有限公司 一种增大flash器件栅电容的方法及flash器件
CN105789211A (zh) * 2014-12-24 2016-07-20 上海格易电子有限公司 一种闪存存储单元及制作方法
CN105789211B (zh) * 2014-12-24 2018-10-30 上海格易电子有限公司 一种闪存存储单元及制作方法
CN108666296A (zh) * 2017-03-30 2018-10-16 格芯公司 晶体管结构
CN108666296B (zh) * 2017-03-30 2021-11-16 格芯美国公司 晶体管结构
CN110957320A (zh) * 2018-09-27 2020-04-03 长鑫存储技术有限公司 半导体结构、存储器结构及其制备方法
CN110957320B (zh) * 2018-09-27 2024-05-21 长鑫存储技术有限公司 半导体结构、存储器结构及其制备方法
WO2021233276A1 (zh) * 2020-05-22 2021-11-25 长鑫存储技术有限公司 半导体结构及其制备方法
CN113707600A (zh) * 2020-05-22 2021-11-26 长鑫存储技术有限公司 半导体结构及其制备方法
CN113707600B (zh) * 2020-05-22 2023-07-11 长鑫存储技术有限公司 半导体结构及其制备方法
US12144166B2 (en) 2020-05-22 2024-11-12 Changxin Memory Technologies, Inc. Semiconductor structure and method of manufacturing the same

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PB01 Publication
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WD01 Invention patent application deemed withdrawn after publication

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