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CN101183272A - 涉及带隙电路的系统、设备和方法 - Google Patents

涉及带隙电路的系统、设备和方法 Download PDF

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CN101183272A
CN101183272A CNA2007101681522A CN200710168152A CN101183272A CN 101183272 A CN101183272 A CN 101183272A CN A2007101681522 A CNA2007101681522 A CN A2007101681522A CN 200710168152 A CN200710168152 A CN 200710168152A CN 101183272 A CN101183272 A CN 101183272A
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    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities

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Abstract

一种系统，包括：带隙基准电压电路；多个修整电阻器；多个修整开关，把所述带隙基准电压电路和所述多个修整电阻器中的一个或更多个相连；以及输出端，连接至所述带隙基准电压电路和所述多个修整电阻器中至少一项。所述系统可以提供修整后的基准电压，该基准电压与所述多个修整开关中任意开关的电阻以及所述多个修整开关中任意开关两端上的电压降中至少一项无关。

Description

涉及带隙电路的系统、设备和方法
技术领域
本发明涉及一种用于提供电压的电路，具体地而不唯一地，涉及一种带隙(bandgap)基准电压电路。
背景技术
在电子电路领域中，提供恒定和稳定的基准电压是有用的。例如，约1.25V的基准电压是常见的，因为这与0K上的硅的理论带隙接近。
提供基准电压的现有技术系统的示例是“带隙基准电压电路”。已经提出了各种方法，包括：yWidlar，R.1971年2月在IEEE Journal ofSolid-State Circuits，vol.6，pp.2-7中的“New Developmentsin IC Voltage Regulators”，K Kujik 1973年6月在IEEE Journal ofSolid-State Circuits，Vol.SC-8，pp.222-226中的“A PrecisionReference Voltage Source”以及H Banba等人1999年5月在IEEEJournal of Solid-State Circuits，Vol.34，pp.670-674中的“A CMOSBandgap Reference Circuit with sub-1V Operation”。
发明内容
一个或更多个实施例的目的是提供一种带隙电路，其克服了现有技术中的一个或更多个缺点，和/或至少为公众提供了有用的选择。
一般地，本发明提出了一种带隙电路，其输出电压与修整开关两端上的电压和/或电阻无关。其具有的优点是，提高了电压精度和/或温度稳定性。
在本发明的第一特定方面，提供了一种系统，包括：
带隙基准电压电路；
多个修整电阻器；
多个修整开关，把所述带隙基准电压电路和所述多个修整电阻器中的一个或更多个相连；以及
输出端，连接至所述带隙基准电压电路和所述多个修整电阻器中至少一项，并且被配置为提供修整后的基准电压，所述修整后的基准电压与所述多个修整开关中任意开关的电阻以及所述多个修整开关中任意开关两端上的电压降中至少一项无关。
在本发明的第二特定方面，提供了一种设备，包括：
带隙基准电压电路，具有至少一个带隙端子；
串联连接的多个修整电阻器；
第一组多个修整开关，把第一带隙端子与所述多个修整电阻器的两个电阻器之间的选定连接点相连，以调节基准电压；以及
输出端，与所述选定连接点串联连接，并被配置为提供修整后的基准电压。
在本发明的第三特定方面，提供了一种设备，包括：
运算放大器，具有正输入端和负输入端以及OPAMP输出；
第一电阻，与所述正输入端相连；
第二电阻，与所述负输入端相连；
第三电阻，连接在所述负输入端和第一电阻之间；
第一PNP双极型晶体管，具有第一集电极、第一发射极和第一基极，第一发射极与所述正输入端相连，第一集电极和第一基极接地；
第二PNP双极型晶体管，具有第二集电极、第二发射极和第二基极，第二发射极与第二电阻相连，第二集电极和第二基极接地；以及
第四电阻，连接在所述OPAMP输出、第一和第三阻抗之间。
在本发明的第四特定方面，提供了一种设备，包括：
运算放大器，具有正输入端、负输入端和OPAMP输出；
第一PMOS晶体管，具有第一漏极、第一源极和第一栅极，第一漏极与所述负输入端相连，第一源极与电源相连，而第一栅极与所述OPAMP输出相连；
第一电阻，与所述负输入端相连；
第一PNP双极型晶体管，具有第一集电极、第一发射极和第一基极，第一发射极与所述负输入端相连，第一集电极和第一基极接地；
第二PMOS晶体管，具有第二漏极、第二源极和第二栅极，第二源极与所述电源相连，而第二栅极与所述OPAMP输出相连；
第二电阻，与第二漏极相连；
第三组多个修整电阻器，具有第一端和第二端，所述第三组多个修整电阻器的第一端与第二漏极相连；
第一组多个修整开关，把所述正输入端与所述第三组多个修整电阻器中的两个电阻器之间的选定连接点相连；
第二PNP双极型晶体管，具有第二集电极、第二发射极和第二基极，第二发射极与所述第三组多个修整电阻器的第二端相连，第二集电极和第二基极接地；以及
第三PMOS晶体管，具有第三漏极、第三源极和第三栅极，第三源极与所述电源相连，而第三栅极与所述OPAMP输出相连；
第四组多个修整电阻器，具有第一端和第二端，所述第四组多个修整电阻器的第二端接地；
第二组多个修整开关，把第三漏极与所述第四组多个修整电阻器的两个电阻器之间的选定连接点相连；以及
输出端，与所述第四组多个修整电阻器的第一端相连，并提供基准电压。
在本发明的第五特定方面，提供了一种方法，包括：
提供带隙基准电压电路；
提供多个修整电阻器；
提供多个修整开关，所述多个修整开关把所述带隙基准电压电路与所述多个修整电阻器中的两个电阻器之间的选定连接点相连；
提供输出端，所述输出端与所述带隙基准电压电路和所述多个修整电阻器中至少一项相连；以及
从所述多个修整开关中选择闭合一个修整开关，以修整所述输出端上的电压。
附图说明
参考附图，现在将描述示范性实施例仅作为示例，其中：
图1示出了根据示例实施例的具有修整电路的带隙电路的电路图。
图2示出了根据另外的示例实施例的具有修整电路的带隙电路的电路图。
图3示出了根据另外的示例实施例的具有修整电路的带隙电路的电路图。
图4示出了在图1或图2中修整R4的方法的流程图。
图5示出了在图3中修整R4的方法的流程图。
图6示出了在图3中修整R3的方法的流程图。
具体实施方式
参考图1，示出了根据示范性实施例的带隙电路100。运算放大器OPAMP 102具有正输入端V+、负输入端V-、和OPAM输出Vout。第一电阻器R1与正输入端V+相连。第二电阻器R2与负输入端V-相连。第三电阻器R3连接在负输入端V-和第一电阻器R1之间。第一PNP双极型晶体管Q1的发射极与正输入端V+相连、集电极和基极与地相连，发射极电流为I1。第二PNP双极型晶体管Q2的发射机与第二电阻器R2相连、集电极和基极与地相连，发射极电流为I2。OPAMP 102操作以补偿其输入V+-V-约为0V，如等式1所示：
I1*R1＝I2*R3(1)
I1和I2是通过每一个双极型晶体管的发射极的电流。ΔVEB是VEBQ1和VEBQ2之间的电压差，并且可以根据等式(2)来计算：
ΔVEB＝VEB1-VEB2
＝I2*R2(2)
因此，可以使用等式(3)来分析不进行修整时(即，R4＝0Ω)带隙电路输出电压Vref的温度稳定性：
Vref＝VEB1+I2*R3
＝VEB1+(ΔVEB/R2)*R3
＝VEB1+(R3/R2)*Vt*Ln[(R3/R1)*(IS2/IS1)](3)
在等式(3)中，Vt是热电压(例如：～26mV@25℃)，而IS是Q1和Q2的饱和电流系数。带隙电路可能具有这样的操作配置，例如相等的偏置电流(I1＝I2R1＝R3)和双极型器件缩放比(IS2/IS1＝N)或偏置电流缩放(I1＝N*I2，R3/R1＝N，IS1＝IS2)。在这些配置中，电路的操作由等式(4)来描述：
Vref＝VEBQ1+(R3/R2)*Vt*Ln(N)(4)
在等式(4)中，VBEQ1(“CTAT分量”)与绝对温度(CTAT)互补。同样，电压随着温度的增加而减小，并且在较小操作温度范围内近似成比例。等式(4)中右侧的项(R3/R2*Vt*Ln(N))(“PTAT分量”)，Vt与绝对温度(PTAT)成正比，使得电压随着温度增加而增加，并且在较小操作温度范围内近似成比例。因此，如果适当地设计电阻器之间的比率，CTAT分量和PTAT分量将在给定的温度范围内彼此抵消，以实现Vref的高度的温度稳定性，例如零温度系数。
实际上，带隙电路的精度或精确性可能受到制造条件变化的限制：例如VBE中的变化、以及双极型和电阻器匹配。
图1示出了连接在OPAMP的输出Vout和R1和R3的公共点之间的修整电路104。在操作中，修整电路104可以提供对电压大小和/或温度系数进行补偿的预定修整电阻。
修整电路104包括与R1和R3之间的公共点连接的一系列修整电阻器R4a-R4d。一系列开关对S1-S5的第一组开关S1a-S5a连接在OPAMP的输出Vout和修整电阻器之间，而第二组开关S1b-S5b连接在修整电阻器和输出端Vref之间。
R4的修整导致根据等式(5)的正温度系数分量的调节：
Vref＝VEB1+I2*R3+(I1+I2)*R4
＝VEB1+I2*(R3+R4)+I1*R4
＝VEB1+I2*(R3+R4)+I2*R4*R3/R1
＝VEB1+I2*[R3+R4*(1+R3/R1)]
＝VEB1+(ΔVEB/R2)*[R3+R4*(1+R3/R1)]
＝VEB1+[(R3/R2)+(R4/R2)*{1+(R3/R1)}]*Vt*Ln(N)(5)
在等式(5)中，R4是选定的连接点/闭合开关与R1和R3之间的公共点之间的电阻值。
第一组开关S1a至S5a之一将携带流过R4的电流。将这些开关称为电流施加开关(current force switch)。电流施加开关S1a至S5a不会影响输出电压，因为这些开关不在Vref输出端的读出路径(sense path)上。通过将输出端Vref与高阻抗负载相连，第二组开关S1b至S5b两端上的任意寄生电压降将是可忽略的。将第二组开关称为电压读出开关。配置图1中的电路，使得输出电压Vref与任意电流施加开关和电压读出开关两端的电阻和/或电压降无关。配置图1中的电路，通过修整R4使得双极型偏置电流I1和I2不会变得不匹配。为了确保温度操作范围上的正确性能，将R2固定并且R1和R3是统调的(tracking)。提供给OPAMP的电压应该为电流施加开关两端上的电压降提供足够的净空(headroom)。
参考图2，根据另外的示范性实施例示出了带隙电路200。带隙电路200与图1中所示的带隙电路100类似地操作。图2示出了在OPAMP的输出Vout与R1和R3的公共点之间连接的修整电路204。在操作中，修整电路204可以提供预定的修整电阻R4，该修整电阻R4对电压大小和/或温度系数进行补偿。
修整电路204包括在R1和R3的公共点与输出端Vref之间连接的一系列修整电阻器R4a至R4d。一系列开关S1至S5连接在OPAMP的输出Vout和修整电阻器之间。通过将输出端Vref与高阻抗负载相连，输出端Vref和选定的连接点/闭合开关之间的、没有携带电流的R4电阻器两端上的任意寄生电压降将是可以忽略的。配置图2中的电路，使得输出电压Vref与任意开关两端的电阻和/或电压降无关。
参考图3，根据另外的示范性实施例示出了带隙电路300。运算放大器OPAMP 302具有正输入端V+、负输入端V-、以及OPAM输出Vout。第一PMOS晶体管M1的漏极端子与负输入端V-相连、源极端子与电源VCC相连、栅极端子与OPAMP输出Vout相连，漏极电流为I1。第一电阻R1与负输入端V-相连，电阻器电流为I1b。第一PNP双极型晶体管Q1的发射极端子与负输入端V-相连、集电极端子和基极端子接地，发射极电流为I1a。第二PMOS晶体管M2的源极端子与电源VCC相连、栅极端子与OPAMP输出Vout相连，漏极电流为I2。第二电阻R2与第二PMOS晶体管M2的漏极端子相连，电阻器电流为I2b。第二PNP双极型晶体管Q2的发射极端子与第三组多个修整电阻器的第二端相连、集电极端子和基极端子接地，发射极电流为I2a。第三PMOS晶体管M3的源极端子与电源VCC相连、栅极端子与OPAMP输出Vout相连，漏极电流为I3。
图3示出了连接在第二PMOS晶体管M2和OPAMP 302之间的第一修整电路304。在操作中，修整电路304可以提供预定的修整电阻R3，该修整电阻R3对温度系数进行补偿。
第一修整电路304包括在第一端处与第二PMOS晶体管M2的漏极端子相连的第三组多个修整电阻器R3。第一组多个修整开关S1至S4连接在正输入端V+和第三组多个修整电阻器R3中的两个电阻器之间的选定连接点之间。
图3示出了连接在第三PMOS晶体管M3和地之间的第二修整电路306。在操作中，修整电路306可以提供预定的修整电阻R4，该修整电阻R4对输出电压大小进行补偿。
第二修整电路306包括在第二端处与地相连的第四组多个修整电阻器R4。将第二组多个修整开关S5至S8连接在第三PMOS晶体管M3的漏极端子和第四组多个修整电阻器R4中的两个电阻器之间的选定连接点之间。
输出端Vref与第四组多个修整电阻器R4的第一端相连。R3和/或R4的修整导致根据等式(6)至(9)的输出电压Vref的调节：
I1＝I2＝I3
＝I1a+I1b＝I2a+I2b
＝ΔVEB2/R3A+VR2/R2
＝ΔVEB2/R3A+[VEB1+I2a*R3B]/R2其中R2＝R1
＝ΔVEB2/R3A+[VEB1+{ΔVEB2/R3A}*R3B]/R1
＝(VEB1+ΔVEB2*[R1/R3A]*{1+R3B/R1})/R1
＝(VEB1+[R1/R3A]*{1+R3B/R1}*Vt*Ln[(I1a)/(I2a)*(Is2/Is1)])/R1
                                   (6)
I2a＝ΔVEB/R3A(7)
I1a＝I1-I1b
＝I1-VEB1/R1
＝(VEB1+ΔVEB2*[R1/R3A]*{1+R3B/R1})/R1-VEB1/R1
＝(1+R3B/R1)*ΔVEB2/R3A
＝(1+R3B/R1)*I2a(8)
在等式(8)中，双极型晶体管Q1和Q2具有PTAT偏置电流。在等式(6)至(9)中，R3A是选定的连接点/闭合开关S1至S4和第二PNP双极型晶体管Q2之间的电阻值，而R3B是是选定的连接点/闭合开关S1至S4和第二PMOS晶体管M2之间的电阻值。在等式(6)中，VR2是第二电阻器R2两端上的电压。I1至I3是通过每一个PMOS晶体管的电流。I1a和I2a分别是通过双极型晶体管的电流，而I1b和I2b分别是通过R1和R2的电流。
Vref＝I3*R4
＝(VEB1(I1)+[R1/R3A]*{1+R3B/R1}*Vt*Ln[(I1a)/(I2a)*(Is2/Is1)])*R4/R1
＝(VEB1(I1)+[R1/R3A]*{1+R3B/R1}*Vt*Ln[(1+R3B/R1)*(Is2/Is1)])*R4/R1
                             (9)
在等式(9)中，Vt是热电压(26mV@25℃)，IS是双极型器件Q1和Q2的饱和电流系数。
PMOS晶体管M1至M3可以具有较长的沟道长度或者输出阻抗上升(boost)，以使由于不同的漏极电压和早期电压调制效应导致的电流差I1至I3最小化。
根据等式(9)，开关S1至S4修整比率R1/R3A和R3B/R1以对温度系数进行补偿。通过将开关S1至S4与高阻抗OPAMP输入相连，在开关S1至S4两端将存在可以忽略的寄生电压降。
开关S5至S8修整比率R4/R1以补偿输出电压Vref的大小。开关S5至S8不会影响输出电压，因为这些开关不在Vref输出端的读出路径上。只要存在足够的电源电压净空，开关S5至S8两端上的电压降就不会影响输出电压。
通过将输出端Vref与高阻抗负载相连，输出端Vref与闭合开关S5至S8之间的R4部分两端上的任意寄生电压降将是可以忽略的。配置图3中的电路，使得输出电压Vref与开关两端的电阻和/或电压降无关。
如本领域所公知的，可以对电路中的任意其他误差进行补偿，例如可以通过削波(chopping)来解决OPAMP偏移。
一个或更多个实施例的可能应用是应用于CMOS电路中。然而，本领域普通技术人员应该容易理解的是，备选的应用是可能的。同样，本领域的普通技术人员应该理解，可以针对应用来调整每一个修整电路中的电阻器部分和/或开关的个数。
可以使用适合该应用的制造技术来制造以上的示例实施例。在每一种情况下，修整过程可以出现在每一个电路的制造中。一旦完成了修整，则可以将期望的开关状态存储在只读存储器(ROM)中，或者可以使用熔丝永久地设定。
参考图4，示出了修整R4的示例方法400，该方法可以在图1或图2所示的示例实施例的制造期间被采用。最初闭合的开关接近于调整范围的中间，例如S3a(402)。测量输出电压Vref(404)。基于测量的电压Vref与期望电压Vdes的偏差ΔVref(ΔVref＝Vref-Vdes)(406)，使用查找表(408、412)来选择关闭正确的修整开关(410、414)。再次测量输出电压(416)，如果其在期望电压附近的阈值范围Vdes±Vthres内(418)，则停止修整过程(420)，否则重复该过程。
参考图5，示出了修整R4的示例方法500，该方法可以在图3所示的示例实施例的制造期间被采用。最初闭合的开关接近于调整范围的中间，例如S7(502)。测量输出电压Vref(504)。基于测量的电压Vref与期望电压Vdes的偏差ΔVref(ΔVref＝Vref-Vdes)(506)，使用查找表(512)来选择关闭正确的修整开关(510、514)。再次测量输出电压(516)，如果其在期望电压附近的阈值范围Vdes±Vthres内(518)，则停止修整过程(520)，否则重复该过程。
参考图6，示出了修整R3的示例方法600，该方法可以在图3所示的示例实施例的制造期间被采用。最初闭合的开关接近于调整范围的中间，例如S3(602)。测量输出电压Vref(604)。基于测量的电压Vref与期望电压Vdes的偏差ΔVref(ΔVref＝Vref-Vdes)(606)，使用查找表(612)来选择关闭正确的修整开关(610、614)。再次测量输出电压(616)，如果其在期望电压附近的阈值范围Vdes±Vthres内(618)，则停止修整过程(520)，否则重复该过程。
对于本领域普通技术人员清楚的是：在所附权利要求的范围内，以上示例实施例的许多变体是可能的。

Claims (22)

1.一种系统，包括：
带隙基准电压电路；
多个修整电阻器；
多个修整开关，把所述带隙基准电压电路和所述多个修整电阻器中的一个或更多个相连；以及
输出端，连接至所述带隙基准电压电路和所述多个修整电阻器中至少一项，并且被配置为提供修整后的基准电压，所述修整后的基准电压与所述多个修整开关中任意开关的电阻以及所述多个修整开关中任意开关两端上的电压降中至少一项无关。
2.根据权利要求1所述的系统，其中，所述多个修整电阻器具有第一端和第二端，所述第一端与所述带隙基准电压电路相连。
3.根据权利要求2所述的系统，还包括第二组多个修整开关，用于把所述多个修整电阻器中的一个或更多个与所述输出端相连。
4.根据权利要求2所述的系统，其中，所述输出端与所述第二端相连。
5.根据权利要求1所述的系统，其中，所述多个修整电阻器具有第一端和第二端，所述第一端接地。
6.根据权利要求5所述的系统，其中，所述输出端与所述第二端相连。
7.一种设备，包括：
带隙基准电压电路，具有至少一个带隙端子；
串联连接的多个修整电阻器；
第一组多个修整开关，把第一带隙端子与所述多个修整电阻器的两个电阻器之间的选定连接点相连，以调节基准电压；以及
输出端，与所述选定连接点串联连接，并被配置为提供修整后的基准电压。
8.根据权利要求7所述的设备，其中，所述多个修整电阻器具有第一端和第二端，所述第一端与第二带隙端子相连。
9.根据权利要求8所述的设备，还包括连接在所述选定连接点和所述输出端之间的第二组多个修整开关。
10.根据权利要求8所述的设备，其中所述输出端与所述第二端相连。
11.根据权利要求7所述的设备，其中，所述多个修整电阻器具有第一端和第二端，所述第一端接地。
12.根据权利要求11所述的设备，其中，所述输出端与所述第二端相连。
13.根据权利要求7所述的设备，其中，所述第一组多个修整开关包括多路开关和多路复用器中的一项。
14.根据权利要求9所述的设备，其中，所述第一组多个修整开关和所述第二组多个修整开关包括：双极多路开关和被配置为同步的一对多路复用器中的一项。
15.一种设备，包括：
运算放大器，具有正输入端和负输入端以及OPAMP输出；
第一电阻，与所述正输入端相连；
第二电阻，与所述负输入端相连；
第三电阻，连接在所述负输入端和第一电阻之间；
第一PNP双极型晶体管，具有第一集电极、第一发射极和第一基极，第一发射极与所述正输入端相连，第一集电极和第一基极接地；
第二PNP双极型晶体管，具有第二集电极、第二发射极和第二基极，第二发射极与第二电阻相连，第二集电极和第二基极接地；以及
第四电阻，连接在所述OPAMP输出、第一和第三阻抗之间。
16.根据权利要求15所述的设备，其中，所述第四电阻包括第一组多个修整电阻器，所述第一组多个修整电阻器具有第一端和第二端，所述第一端与所述第一和第三电阻相连；所述设备还包括第一组多个修整开关，把所述OPAMP输出与所述多个修整电阻器的两个电阻器之间的选定连接点相连。
17.根据权利要求16所述的设备，还包括：
输出端，提供基准电压；以及
第二组多个修整开关，连接在所述选定连接点和所述输出端之间。
18.根据权利要求16所述的设备，还包括：
输出端，提供基准电压，并且与所述第二端相连。
19.一种设备，包括：
运算放大器，具有正输入端、负输入端和OPAMP输出；
第一PMOS晶体管，具有第一漏极、第一源极和第一栅极，第一漏极与所述负输入端相连，第一源极与电源相连，而第一栅极与所述OPAMP输出相连；
第一电阻，与所述负输入端相连；
第一PNP双极型晶体管，具有第一集电极、第一发射极和第一基极，第一发射极与所述负输入端相连，第一集电极和第一基极接地；
第二PMOS晶体管，具有第二漏极、第二源极和第二栅极，第二源极与所述电源相连，而第二栅极与所述OPAMP输出相连；
第二电阻，与第二漏极相连；
第三组多个修整电阻器，具有第一端和第二端，所述第三组多个修整电阻器的第一端与第二漏极相连；
第一组多个修整开关，把所述正输入端与所述第三组多个修整电阻器中的两个电阻器之间的选定连接点相连；
第二PNP双极型晶体管，具有第二集电极、第二发射极和第二基极，第二发射极与所述第三组多个修整电阻器的第二端相连，第二集电极和第二基极接地；以及
第三PMOS晶体管，具有第三漏极、第三源极和第三栅极，第三源极与所述电源相连，而第三栅极与所述OPAMP输出相连；
第四组多个修整电阻器，具有第一端和第二端，所述第四组多个修整电阻器的第二端接地；
第二组多个修整开关，把第三漏极与所述第四组多个修整电阻器的两个电阻器之间的选定连接点相连；以及
输出端，与所述第四组多个修整电阻器的第一端相连，并提供基准电压。
20.一种CMOS电路的改进，包括根据权利要求1所述的系统。
21.一种方法，包括：
提供带隙基准电压电路；
提供多个修整电阻器；
提供多个修整开关，所述多个修整开关把所述带隙基准电压电路与所述多个修整电阻器中的两个电阻器之间的选定连接点相连；
提供输出端，所述输出端与所述带隙基准电压电路和所述多个修整电阻器中至少一项相连；以及
从所述多个修整开关中选择闭合一个修整开关，以修整所述输出端上的电压。
22.根据权利要求21所述的方法，其中，选择一个修整开关包括：
利用闭合的初始修整开关向所述电路供电；
测量输出电压；
基于所测量的输出电压与期望输出电压之间的大小和/或极性，确定待闭合的一个修整开关；以及
闭合所选择的开关。
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